特許
J-GLOBAL ID：200903038858544176
メモリ制御装置
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-114337
公開番号（公開出願番号）：特開平9-282223
出願日： 1996年04月12日
公開日（公表日）： 1997年10月31日
要約：
【要約】【課題】 同一ページに対するリクエストが連続している場合に,これら複数のアクセスをページを単位とした高速アクセスを連続して実現することにより,高速なメモリ・システムを構築する。【解決手段】 ページを単位として高速アクセス可能なメモリデバイスのアクセスを制御するメモリ制御装置において,メモリ・アクセス・リクエスト(S1)を順次格納するキューエントリ部203と,キューエントリ部203に格納されている複数のリクエスト(キュー202)のアクセス・アドレスを比較し,同一ページに対するリクエストが連続して格納されているかを判別する比較回路205と,同一ページに対するリクエストが連続して格納されている場合に,前記複数のアクセスを,ページを単位とした高速アクセスにより連続して実行するアクセス制御手段としてのキューエントリ変更部206と,を備えている。
請求項（抜粋）：
ページを単位として高速アクセス可能なメモリデバイスにより構成されるメモリ装置に対し,メモリ・アクセス・リクエストに応じてアクセスするように制御するメモリ制御装置において,前記メモリ・アクセス・リクエストを順次格納する格納手段と,前記格納手段に格納されている複数のリクエストのアクセス・アドレスを比較し,同一ページに対するリクエストが連続して格納されているかを判別する判別手段と,前記同一ページに対するリクエストが連続して格納されている場合に,前記複数のアクセスを,ページを単位とした高速アクセスにより連続して実行するアクセス制御手段と,を備えたことを特徴とするメモリ制御装置。
IPC (2件)：
G06F 12/02 590
, G06F 12/06 550
G06F 12/02 590 B
, G06F 12/06 550 A
