特許
J-GLOBAL ID：200903038881115800
半導体集積回路装置及びそのテスト方法
発明者：
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出願人/特許権者：
代理人 (1件)：
竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願2001-339165
公開番号（公開出願番号）：特開2003-141899
出願日： 2001年11月05日
公開日（公表日）： 2003年05月16日
要約：
【要約】【課題】 テスタの仕様を越えた周波数でテストすることができる半導体メモリなどの半導体集積回路装置及びそのテスト方法を提供する。【解決手段】 テスタから発生する2つのクロック信号は、入出力パッド5b、5cを介して、入出力バッファ配置エリア3に形成され、入出力バッファとクロック合成回路を有する機能バッファ7bに送られる。このクロック合成回路において2つのクロック信号は合成されて高速のクロック合成信号が生成されてテストに用いられる。また、生成したクロック合成信号をモニタ調整する機能を有する。半導体メモリ回路を実際のテスタから発生するクロック信号よりも高速で試験をすることができる。
請求項（抜粋）：
半導体基板主面の周辺部の少なくとも一辺に沿って形成された複数の入出力パッドと、前記半導体基板主面の周辺部の少なくとも一辺に沿って前記複数の入出力パッドより内側に形成され、前記複数の入出力パッドのそれぞれに電気的に接続された複数の入出力バッファを有する入出力バッファ配置エリアと、前記半導体基板主面の前記入出力バッファ配置エリアより内側に形成され、前記複数の入出力バッファと電気的に接続されたメモリ回路とを備え、前記入出力バッファ配置エリアには隣接する少なくとも2つの入出力パッドから夫々に接続された入出力回路を介して前記メモリ回路に供給されるクロック信号を合成するクロック合成回路が形成されていることを特徴とする半導体集積回路装置。
IPC (2件)：
G11C 29/00 671
, G01R 31/28
G11C 29/00 671 Z
, G01R 31/28 B
, G01R 31/28 V
2G132AA08
, 2G132AA17
, 2G132AD07
, 2G132AE16
, 2G132AE22
, 2G132AE27
, 2G132AE30
, 2G132AG08
, 5L106DD00
, 5L106FF00
, 5L106GG03
