特許

J-GLOBAL ID：200903038918959818

記憶制御装置

発明者： 川村 恭子 ,  黒川 洋 ,  栗山 和則
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-003882
公開番号（公開出願番号）：特開平6-214875
出願日： 1993年01月13日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】内部に共有バッファを有し、単数もしくは複数の命令処理装置から送られるメモリ参照要求を処理する記憶制御装置において、メモリ参照要求の待ち時間を低減する。【構成】共有バッファ8のミスなどによりあるメモリ参照要求20,21が待たされた場合に、同一命令処理装置1,2から送られる後続メモリ参照要求の追い越し処理の可否を判定する順序保証判定部39を設け、所定のメモリ参照順序が保証される場合に後続のメモリ参照要求を先に処理する。順序保証判定のために、メモリ参照要求に含まれるメモリ参照アドレス,命令処理装置1,2の識別子,メモリ参照要求の種類,命令順序判定番号を用いる。

請求項（抜粋）：

単一もしくは複数の命令処理装置から送られるメモリ参照要求に応じて共有バッファに対してデータの読み書きを行なう記憶制御装置において、命令処理装置から送られる第1のメモリ参照要求の処理が待ちを生じた場合に、前記第1のメモリ参照要求に後続して前記命令処理装置から送られる第2のメモリ参照要求の処理を先に行なうことの許可,不許可を判定する順序保証判定部を備え、許可された場合に前記第2のメモリ参照要求を先に処理することを特徴とする記憶制御装置。

IPC (3件)：

G06F 12/02 540 ,  G06F 12/08 ,  G06F 15/16 320

引用特許：

審査官引用 (4件)

• 特開昭56-093163
  
• 特開昭56-159886
  
• 特開平2-114342
  
• 特開昭55-047545