特許
J-GLOBAL ID：200903038962660170
半導体素子におけるキャパシタ電極の製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平4-119086
公開番号（公開出願番号）：特開平5-315566
出願日： 1992年05月12日
公開日（公表日）： 1993年11月26日
要約：
【要約】【目的】 本発明は、半導体装置、特にDRAMなどにおけるキャパシタ電極の形成方法に関するもので、その電極の表面を凹凸形状にするに当たり、工程を短縮するとともにばらつきの少ない凹凸形状を得ることを目的とするものである。【構成】 前記目的達成のため本発明は、半導体基板1上に形成した絶縁膜2の上に、ポリシリコン膜(あるいはアモルファスシリコン膜)3を堆積して、その処理における処理装置(チャンバー)から基板を取り出すことなく同一処理装置内で、その上にシリコン窒化膜(シリコン酸窒化膜でもよい)4を形成し、引き続いてやはり同一処理装置内でその上に表面が凹凸形状のポリシリコン膜5を形成して、電極とするようにしたものである。
請求項（抜粋）：
(a)半導体基板上に絶縁膜を形成し、その上にポリシリコン膜あるいはアモルファスシリコン膜からなる第1の膜を形成する工程、(b)前記工程の処理装置から前記第1の膜が形成された半導体基板を取り出すことなく、同一処理装置内にて前記第1の膜上にシリコン窒化膜からなる第2の膜を形成する工程、(c)さらに前記工程に引き続き同一処理装置内で前記第2の膜の上に、アモルファスシリコン膜からなる第3の膜を堆積して熱処理を行なうことにより、該第3の膜をその表面が凹凸形状となるポリシリコン膜にする工程、以上の工程を含むことを特徴とする半導体素子におけるキャパシタ電極の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/318
, H01L 27/04
