特許
J-GLOBAL ID：200903038999741102
半導体パッケージ実装構造の解析方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
伊藤 洋二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-111056
公開番号（公開出願番号）：特開2000-304630
出願日： 1999年04月19日
公開日（公表日）： 2000年11月02日
要約：
【要約】【課題】 BGA/CSPをプリント配線基板へ実装した構造モデルを用いて、はんだ接合部の熱ひずみシミュレーション及び寿命予測を短時間でしかも精度良く解析できるようにする。【解決手段】 半導体チップ搭載用のインターポーザ18に格子状配列された複数個のはんだバンプ21を設けてなる半導体パッケージを、プリント配線基板11に実装した状態を構造モデルとした解析方法であって、実際の温度サイクル試験におけるはんだ接合部の破壊形態に対応した断面に基づいて2次元モデルを設定する工程S1と、該2次元モデルに基づいて有限要素法解析を行って、はんだ接合部に発生する塑性ひずみを計算する工程S2〜S4と、計算された塑性ひずみと実際の温度サイクル試験から得られるはんだ接合部の熱疲労寿命との関係を示すS-N曲線に基づいて、はんだ接合部の熱疲労寿命を予測する工程S5、S6とを備える。
請求項（抜粋）：
半導体素子が搭載されたインターポーザに格子状に配列された複数個のはんだバンプを設けてなる半導体パッケージを、前記複数個のはんだバンプを介してプリント配線基板に接続するようにした半導体パッケージの実装状態を構造モデルとした解析方法であって、実際の温度サイクル試験におけるはんだ接合部の破壊形態に対応した破壊形態対応断面に基づいて2次元モデルを設定する工程(S1)と、この2次元モデルに基づいて有限要素法解析を行うことにより、前記はんだ接合部に発生する塑性ひずみを計算する工程(S2〜S4)とを備えたことを特徴とする半導体パッケージ実装構造の解析方法。
IPC (3件)：
G01L 1/00
, G06F 17/50
, H01L 23/12
G01L 1/00 M
, G06F 15/60 612 G
, H01L 23/12 L
