特許
J-GLOBAL ID:200903039067988050
半導体集積回路の製造方法
発明者:
出願人/特許権者:
代理人 (1件):
玉村 静世
公報種別:公開公報
出願番号(国際出願番号):特願2000-372745
公開番号(公開出願番号):特開2002-174890
出願日: 2000年12月07日
公開日(公表日): 2002年06月21日
要約:
【要約】【課題】 MOSトランジスタのゲート電極パターンを設計値に対して高精度に形成することを可能にする半導体集積回路の製造方法を提供する。【解決手段】 ゲート電極パターンの露光マスクは光シミュレーションによってパターン形状が評価されており、当該評価は、テストパターンデータに基づいてテストウェーハ上の異なる下地に夫々実際に形成されたテストパターンと、前記テストパターンデータを用いた光学シミュレーションにより夫々形成された光強度パターンとを比べて(S14)、前記テストパターンに対する前記光強度パターンの寸法相違に相関する光強度補正量を規定するモデルを生成し(S15)、レイアウト設計パターンデータによるゲート電極パターンの光学シミュレーションに前記モデルを用いた補正を適用して(S21〜S23)、行なわれる。従来の光学シミュレーションでは考慮していなかったエッチングレート等のような下地による影響を考慮して検証が可能になる。
請求項(抜粋):
MOSトランジスタを有する半導体集積回路の製造方法であって、半導体基板上にMOSトランジスタのゲート電極パターンを露光する露光工程を含み、この露光工程に用いるゲート電極パターン露光マスクは光シミュレーションによってそのパターン形状が評価されており、当該パターン形状の評価は、所定のテストパターンデータに基づいてテストウェーハ上の異なる下地に夫々実際に形成されたテストパターンと、前記テストパターンデータを用いた光学シミュレーションにより夫々形成された光強度パターンとを比べて、前記テストパターンに対する前記光強度パターンの寸法相違に相関する補正量を規定するモデルを生成し、半導体集積回路のレイアウト設計パターンデータによるゲート電極パターンの光学シミュレーションに前記モデルを用いた補正を適用して行なわれた、ことを特徴とする半導体集積回路の製造方法。
IPC (11件):
G03F 1/08
, G06F 17/50 658
, G06F 17/50 666
, H01L 21/00
, H01L 21/28
, H01L 21/027
, H01L 21/8238
, H01L 27/092
, H01L 27/10 461
, H01L 29/78
, H01L 21/336
FI (10件):
G03F 1/08 A
, G06F 17/50 658 M
, G06F 17/50 666 S
, H01L 21/00
, H01L 21/28 D
, H01L 27/10 461
, H01L 21/30 502 P
, H01L 21/30 502 G
, H01L 27/08 321 Z
, H01L 29/78 301 Z
Fターム (56件):
2H095BB01
, 2H095BB14
, 4M104CC05
, 4M104DD62
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH14
, 5B046AA08
, 5B046BA06
, 5B046JA04
, 5F046AA26
, 5F046AA28
, 5F046CB17
, 5F046DA01
, 5F048AB01
, 5F048AB03
, 5F048AC03
, 5F048BA01
, 5F048BB05
, 5F048BB08
, 5F048BB09
, 5F048BB12
, 5F048BB13
, 5F048BE03
, 5F048BF03
, 5F048BG14
, 5F083BS06
, 5F083GA27
, 5F083JA32
, 5F083JA39
, 5F083JA40
, 5F083JA53
, 5F083PR01
, 5F083ZA12
, 5F140AA01
, 5F140AA24
, 5F140AB03
, 5F140AC32
, 5F140AC33
, 5F140BA01
, 5F140BF01
, 5F140BF04
, 5F140BF11
, 5F140BF18
, 5F140BF20
, 5F140BF21
, 5F140BF27
, 5F140BG28
, 5F140BG37
, 5F140BK13
, 5F140BK21
, 5F140CB01
, 5F140CE11
, 5F140DB06
, 5F140DB08
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