特許
J-GLOBAL ID：200903039089885956
半導体装置
発明者：
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出願人/特許権者：
代理人 (5件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2002-304631
公開番号（公開出願番号）：特開2004-140235
出願日： 2002年10月18日
公開日（公表日）： 2004年05月13日
要約：
【課題】SOI基板を用いた誘電体分離型半導体装置において、接合分離型装置と比較して高い電圧を印加した場合にも破壊しない半導体装置を提供する。【解決手段】n型コレクタ層24と離間した位置に、p型ベース層21に接続した状態でp型ベース層21より不純物濃度の低いp-型不純物領域31を形成する。これにより、n型活性層12とp型ベース層21との境界付近であってn型コレクタ層24と対向した高電界領域における電界の集中が緩和され、従来より高い電圧の印加が可能となる。【選択図】 図1
請求項（抜粋）：
第1又は第2導電型半導体基板と、
前記半導体基板上に形成された埋込酸化膜と、
前記埋込酸化膜上に形成された第1導電型活性層と、
前記活性層の表面部分において選択的に形成された第2導電型ベース層と、
前記活性層の表面部分において前記ベース層と離間した領域に形成された第1導電型コレクタ層と、
前記ベース層の表面部分において選択的に形成された第1導電型エミッタ層と、
前記活性層の表面部分における前記ベース層と前記コレクタ層とに挟まれた領域において前記ベース層に接続されるように形成され、前記ベース層より不純物濃度が低い第2導電型不純物領域と、
を備えることを特徴とする半導体装置。
IPC (2件)：
FI (1件)：
Fターム (5件)：
5F003AP00
, 5F003AZ03
, 5F003BB01
, 5F003BB90
, 5F003BH10
