特許
J-GLOBAL ID：200903039094053764

半導体記憶装置

発明者：
井口 直

井口 直 について

, 
角田 弘昭

角田 弘昭 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-124311
公開番号（公開出願番号）：特開2002-319638
出願日： 2001年04月23日
公開日（公表日）： 2002年10月31日
要約：
【要約】【課題】 素子領域への応力を抑制し、ゲート酸化膜中の電子トラップを低減するトレンチ分離構造を有する不揮発性半導体記憶装置を提供する。【解決手段】 半導体記憶装置は、シリコン基板と、シリコン基板上に形成される素子領域と、素子領域を区画する素子分離領域を有し、素子分離領域は、断面形状がステップ状に屈曲したトレンチ溝を有する。トレンチ溝は、基板の表面側に位置する第1領域と、第1領域から深さ方向に伸びる第2領域を含む。トレンチ溝の第1領域は、シリコン酸化膜で充填され、第1領域よりも深い位置にある第2領域は、内部に空洞を有する。第2領域の空洞は、シリコン基板と、第1領域内に充填されたシリコン酸化膜との間の応力を緩和する。
請求項（抜粋）：
基板と、前記基板上に形成された素子領域と、前記素子領域を区画する素子分離領域とを有し、前記素子分離領域は少なくとも、前記基板の表面側に位置する第1領域と、前記第1領域よりも深い位置に位置する第2領域とを含むトレンチ溝を有し、前記第1領域は絶縁膜で充填され、前記第2領域は内部に空洞を有することを特徴とする半導体記憶装置。
IPC (6件)：
H01L 21/8247 ,  H01L 21/76 ,  H01L 21/764 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 434 ,  H01L 29/78 371 ,  H01L 21/76 L ,  H01L 21/76 A
Fターム (26件)：
5F032AA14 ,  5F032AA35 ,  5F032AA36 ,  5F032AA39 ,  5F032AA45 ,  5F032AA49 ,  5F032AA77 ,  5F032AC02 ,  5F032BA01 ,  5F032BA02 ,  5F032BB01 ,  5F032CA17 ,  5F032DA03 ,  5F032DA22 ,  5F032DA78 ,  5F083EP00 ,  5F083GA21 ,  5F083NA01 ,  5F083PR03 ,  5F083PR05 ,  5F083PR09 ,  5F083PR12 ,  5F083PR15 ,  5F083PR40 ,  5F101BD35 ,  5F101BF03
引用特許：
審査官引用 (10件)
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