特許

J-GLOBAL ID：200903039098035825

FIFOレジスタ回路

発明者： 小野 起寛
出願人/特許権者： 東洋通信機株式会社
代理人 (1件)： 鈴木 均
公報種別：公開公報
出願番号（国際出願番号）：特願平9-294938
公開番号（公開出願番号）：特開平11-120757
出願日： 1997年10月13日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】 FIFOからステータス表示部の各シフトレジスタの出力を外部に出力することによって、従来の場合に比べて、アップダウンカウンタ部がいらなくなり、それによって、回路規模を小さくでき、それを制御する煩わしさも解消できるFIFOレジスタ回路を提供する。【解決手段】 ファーストインファーストアウト型バッファ(FIFO)を有してスリップ制御を行うFIFOレジスタ回路であって、上記FIFOが複数のシフトレジスタで構成され、上記FIFOの内部に蓄積されているデータ数を得るために上記各シフトレジスタの出力を上記FIFOの外部へ引き出す手段と、上記各シフトレジスタの出力から得られるFIFOの内部に蓄積されたデータ数に基づいて上記FIFOへの書き込み読み出しを制御する制御手段とを具備した構成となっている。

請求項（抜粋）：

ファーストインファーストアウト型バッファ(FIFO)を有してスリップ制御を行うFIFOレジスタ回路であって、上記FIFOが複数のシフトレジスタで構成され、上記FIFOの内部に蓄積されているデータ数を得るために上記各シフトレジスタの出力を上記FIFOの外部へ引き出す手段と、上記各シフトレジスタの出力から得られるFIFOの内部に蓄積されたデータ数に基づいて上記FIFOへの書き込み読み出しを制御する制御手段とを具備したことを特徴とするFIFOレジスタ回路。

IPC (3件)：

G11C 7/00 318 ,  G06F 5/06 353 ,  G06F 7/00

FI (3件)：

G11C 7/00 318 B ,  G06F 5/06 353 ,  G06F 7/00 R