特許

J-GLOBAL ID：200903039108987331

記録ヘッドとその記録ヘッドを用いた記録装置

発明者： 藤井 康雄
出願人/特許権者： キヤノン株式会社
代理人 (4件)： 大塚 康徳 ,  高柳 司郎 ,  大塚 康弘 ,  木村 秀二
公報種別：公開公報
出願番号（国際出願番号）：特願2002-228020
公開番号（公開出願番号）：特開2004-066601
出願日： 2002年08月05日
公開日（公表日）： 2004年03月04日
要約：

【課題】記録装置側の構成を複雑にすることなく、記録ヘッドの記録解像度を異ならせることが可能であり、かつ動作信頼性の高い記録ヘッドとその記録ヘッドを用いた記録装置を提供することである。【解決手段】入力ラッチ信号に従ってM1ビットシフトレジスタに格納されたM1ビットの画像信号をラッチするM1ビットラッチ回路は、そのラッチ信号と(M1×N)個の第1群の記録素子を駆動するために用いる第1のイネーブル信号が互いに対して逆論理のレベルにあるときにラッチ動作を行い、同じラッチ信号に従ってM2ビットシフトレジスタに格納されたM2ビットの画像信号をラッチするM2ビットラッチ回路は、そのラッチ信号と(M2×N)個の第2群の記録素子を駆動するために用いる第2のイネーブル信号が互いに対して逆論理のレベルにあるときにラッチ動作を行う。【選択図】 図7

請求項（抜粋）：

(M1×N)個の第1群の記録素子と、 (M2×N)個の第2群の記録素子と、 前記第1群の記録素子をM1個ずつN個のブロックに分割して時分割駆動する第1の駆動回路と、 前記第2群の記録素子をM2個ずつN個のブロックに分割して時分割駆動する第2の駆動回路と、 M1ビットの画像信号を格納するM1ビットシフトレジスタと、 M2ビットの画像信号を格納するM2ビットシフトレジスタと、 入力ラッチ信号に従って前記M1ビットシフトレジスタに格納された前記M1ビットの画像信号をラッチするM1ビットラッチ回路と、 前記入力ラッチ信号に従って前記M2ビットシフトレジスタに格納された前記M2ビットの画像信号をラッチするM2ビットラッチ回路とを有し、 M1>M2であり、 前記第1の駆動回路は、第1のブロック選択信号と、前記M1ビットラッチ回路にラッチされた前記M1ビットの画像信号と第1のイネーブル信号とに基づいて生成される第1の駆動信号とに基づいて、前記第1群の記録素子を時分割駆動し、 前記第2の駆動回路は、第2のブロック選択信号と、前記M2ビットラッチ回路にラッチされた前記M2ビットの画像信号と第2のイネーブル信号とに基づいて生成される第2の駆動信号とに基づいて、前記第2群の記録素子を時分割駆動し、 前記M1ビットラッチ回路は、前記ラッチ信号と前記第1のイネーブル信号が互いに対して逆論理のレベルにあるときに、ラッチ動作を行い、 前記M2ビットラッチ回路は、前記ラッチ信号と前記第2のイネーブル信号が互いに対して逆論理のレベルにあるときに、ラッチ動作を行うことを特徴とする記録ヘッド。

IPC (1件)：

B41J2/05

FI (1件)：

B41J3/04 103B

Fターム (10件)：

2C057AF11 ,  2C057AF82 ,  2C057AG14 ,  2C057AG15 ,  2C057AG46 ,  2C057AR03 ,  2C057AR14 ,  2C057AR17 ,  2C057AR20 ,  2C057BA13