半導体装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-311407
公開番号（公開出願番号）：特開平7-161834
出願日： 1993年12月13日
公開日（公表日）： 1995年06月23日
要約：

【要約】【目的】多重円筒型電極を有するキャパシタの製造において、メモリセル上の有効平面面積を最大限に多重円筒型電極を形成する領域として利用し、多重円筒型電極を数を最大限多くするキャパシタの製造方法を提供する。【構成】第1の円筒型電極109と第2の円筒型電極110を形成する際、第3の円筒型電極111と第4の円筒型電極112と形成する領域に、先にスペーサとなる凸部コア部材を形成しておき、第1の円筒型電極109と第2の円筒型電極110をその凸部の外側に形成した後、凸部のコア部材を除去し、第1の円筒電極109と第2の円筒電極110及びそれらの間のスペーサ全体を用いて凹部として利用しその凹部の内側に第3の円筒型電極111と第4の円筒電極112を順に形成する。

請求項（抜粋）：

半導体基板上の絶縁膜の表面に設けられた下部電極膜上に突起状のコア部材を形成する工程と、前記コア部材の外側壁上にスペーサ膜と導電膜とを交互に積み重め異方性エッチングにより前記下部電極膜から起立する電極筒を前記導電膜から形成しかつその間のスペーサを前記スペーサ膜から形成した外部積層体を構成する工程と、前記コア部材を除去する工程と、前記コア部材が存在していた前記外部積層体の内側壁上にスペーサ膜と導電膜とを交互に積み重ね異方性エッチングにより前記下部電極膜から起立する電極筒を前記導電膜から形成しかつその間のスペーサを前記スペーサ膜から形成した内部積層体を構成する工程と、前記外部積層体および前記内部積層体の前記スペーサを除去する工程と、前記下部電極膜および複数の前記下部電極筒の露出せる表面にキャパシタ絶縁膜を形成し、前記キャパシタ絶縁膜上に上部電極を形成する工程とを有して、前記下部電極膜ならびに前記外部積層体および前記内部積層体の前記電極筒を下部電極としたキャパシタを設けることを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8242 , H01L 27/108 , H01L 27/04 , H01L 21/822

FI (3件)：

H01L 27/10 325 C , H01L 27/04 C , H01L 27/10 325 M

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