特許
J-GLOBAL ID：200903039197356250
多層ネットワーク要素におけるサービス品質のためのシステムおよび方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願平11-505794
公開番号（公開出願番号）：特表2002-507366
出願日： 1998年06月25日
公開日（公表日）： 2002年03月05日
要約：
【要約】サービス品質を使用して受信パケットを入力ポートから1つまたは複数の出力ポート(38)に中継する多層ネットワーク要素(12)。出力待ち行列(54)が待ち行列の容量を下回るしきい値を超えるかまたは一致すると、パケットはランダムに廃棄される。待ち行列が一杯になると、ネットワーク要素はどのフローが待ち行列を一杯にしたかを判断する。そのフローの優先順位は下げられる。マルチキャスト・パケットにおいて、パケットは各出力ポートで異なる優先順位を有することができる。各出力ポートにおける複数の出力待ち行列のスケジューリングは、時間間隔ごとに送信するようにパケットの重み部分を割り振る重みラウンド・ロビン手法を使用する。パケットの送信中に重み部分が満たされた場合であっても、パケットは送信中に割り込みされない。パケットに割り込まない結果として送信された余分のバイト数は、次のラウンドで計算に入れられる。
請求項（抜粋）：
多層ネットワーク要素の出力ポートにおいて待ち行列輻輳を検出し、処理する装置であって、 中央処理装置(CPU)と、 前記CPUに結合され、前記出力ポートを介してネットワークにパケットを出力するように構成されたスイッチング要素とを含み、 前記スイッチング要素は、 各ポインタが前記ネットワーク上で送信されるパケットの一部を指すように構成され、前記出力ポートに関連づけられたパケット・ポインタの可変数の記憶場所を有する少なくとも1つの出力待ち行列と、 前記待ち行列の先頭の記憶場所を指すポインタを格納するように構成された開始レジスタと、 記憶場所の数によって決まる前記待ち行列の終わりの記憶場所を指すポインタを格納するように構成された終了レジスタと、 次に使用可能な記憶場所を指すポインタを格納するように構成された次空きレジスタであって、パケット・ポインタが前記開始レジスタによって指された記憶場所から始まって前記出力待ち行列に記憶され、次空きレジスタが、次に使用可能な記憶場所が第2のポインタに移動すると増分される次空きレジスタと、 前記開始レジスタによって示された記憶場所と前記終了レジスタによって示された記憶場所との間の記憶場所を指すしきい値ポインタを格納するように構成されたプログラム可能しきい値レジスタと、 前記次空きレジスタ内の値が前記しきい値レジスタによって指された記憶場所と前記終了レジスタによって指された記憶場所を含む場所との間に論理的に位置する記憶場所を示す場合に輻輳信号を出力するように構成されたしきい値論理回路と、 前記輻輳信号に応答して、周知のアルゴリズムであるランダム・アーリー・ディスカードなどのパケット廃棄アルゴリズムを使用してパケットをランダムに選択し、それによって前記しきい値を超えた後は着信パケットがランダムに廃棄されるように構成されたランダム廃棄論理回路と、 前記次空きレジスタ内の値が前記終了レジスタ内の値と等しい場合に前記CPUに待ち行列満杯信号を出力するように構成された容量論理回路と、 エントリが前記エントリに関連づけられたパケットをカウントすべきか否かを示すように適応化された、前記パケットの中継決定に関する情報を格納するように構成された少なくとも1つのエントリを有するメモリと、 前記スイッチング要素に前記エントリに関連づけられた着信パケットが到着すると前記エントリにアクセスするように構成されたメモリアタセス論理回路と、 前記エントリがアクセスされた回数をカウントし、エントリ帯域幅を示すように構成されたパケット・カウンタとを含み、 前記装置は、 前記エントリに関連づけられ、前記出力待ち行列に宛てられた将来のパケットの優先順位を下げるために前記パケット・カウンタの内容を予約ベースのプロトコル折衝値と比較するように構成され、前記CPUに結合されたコンピュータ・プログラム機構を含む装置。
FI (2件)：
H04L 11/20 102 A
, H04L 11/20 102 E
