特許
J-GLOBAL ID：200903039247004172
高速化機構を備えた計算機の試験方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-087402
公開番号（公開出願番号）：特開平5-289897
出願日： 1992年04月09日
公開日（公表日）： 1993年11月05日
要約：
【要約】【目的】 本発明は、キャッシュメモリ, パイプライン等の高速化機構を備え、該高速化機構を制御する制御レジスタを備えた情報処理システムのプロセッサにおける上記高速化機構を試験する方法に関し、高速化機構の正常性を確認する。【構成】 試験プログラムを、該高速化機構を無効,有効な状態に遷移させる状態設定処理部と, 実際の試験命令列を実行し、実行結果を格納する試験実行部と, 上記の実行結果を比較する実行結果比較部とで構成し、上記状態設定処理部で、高速化機構の状態を無効状態に設定して、上記試験実行部で試験命令列を実行して、その結果を所定の結果格納域?@に格納し、次に、上記状態設定処理部で、上記高速化機構を有効状態に設定して、上記試験実行部で試験命令列を実行し、結果を別の結果格納域?Aに格納し、上記実行結果比較部で、該高速化機構が無効なときの実行結果?@と、該高速化機構が有効なときの実行結果?Aとが一致することを確認する。
請求項（抜粋）：
キャッシュメモリ(14,15),パイプライン機構(13)等の高速化機構を備えて、該高速化機構(14,15,13)を制御する高速化機構制御レジスタ(19)を具備する情報処理システムのプロセッサ(1) において、試験プログラム(2) を、試験命令列の実行に同期して、該高速化機構(14,15,13)を、無効,有効な状態に遷移させる状態設定処理部(20)と, 実際の試験命令列を実行し、実行結果を格納する試験実行部(21 〜23) と, 上記の実行結果を比較する実行結果比較部(25)とで構成し、上記状態設定処理部(20)で、上記高速化機構(14,15,13)の有効, 無効を、所定の順序, 又は、ランダムに、上記試験命令列の実行に同期して、上記高速化機構制御レジスタ(19)に設定し、該設定された各状態において、上記試験実行部(21,22) で、試験命令列を実行し、その実行結果を、所定の格納領域 (?@〜) に格納し、上記実行結果比較部(25)で、上記格納領域 (?@〜) に格納されている実行結果を比較することを特徴とする高速化機構を備えた計算機の試験方法。
IPC (2件)：
G06F 11/22 310
, G06F 11/22 360
