半導体メモリ装置

発明者： ,
出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：公開公報
出願番号（国際出願番号）：特願平10-005192
公開番号（公開出願番号）：特開平10-208492
出願日： 1998年01月13日
公開日（公表日）： 1998年08月07日
要約：

【要約】【課題】隣接したビットライン間の容量性結合によりオフセルと接続されたビットラインセンシングノードの電圧レベルがオンセルと接続されたビットラインとともに低くなることを防止する。【解決手段】ビットラインプリチャージ区間の間に、NMOSトランジスタで構成されるビットラインプリチャージレベル検出回路のトランジスタにゲート駆動電圧として、データ感知区間の間より容量性結合電圧程度より高い電圧が印加される。

請求項（抜粋）：

順次に進行されるビットラインプリチャージ、データ感知及びデータ出力区間からなるデータ読出しサイクルを持つ半導体メモリ装置において、ローとカラムを規定する基板上に形成され、各々は相補的な論理状態を持つ2進データを貯蔵するようにプログラムさせることができる複数のメモリセルのアレイと、前記カラムに従って伸張し、各々がメモリセル中の少なくとも一つと対応するn個のビットライン(ここで、nは2以上の定数)と、前記ビットラインのプリチャージングを制御するための第1制御信号と、ビットラインの電圧レベルを制御するための第2制御信号と、前記ビットライン中の少なくとも一つを選択するための少なくとも二つのカラム選択信号を発生させる第1手段と、n個の出力端子を有し、ビットラインプリチャージ区間の間、第1制御信号に応答して活性化される電流源と、第2制御信号の電圧レベルに従って、電流源により充電される各ビットラインが所定の電圧レベルを持つようにさせる第2手段と、前記データ感知区間の間、各ビットラインの電圧レベルを感知し、感知された電圧レベルに対応するnビットの2進データを出力する第3手段とを含み、前記第1手段は前記ビットラインプリチャージ区間の間、第2手段に第1電圧レベルの第2制御信号を印加し、データ感知区間の間には第1電圧レベルと相違な第2電圧レベルの前記第2制御信号を印加することを特徴とする半導体メモリ装置。

引用特許：

出願人引用 (2件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-117512 出願人：株式会社日立製作所
不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平6-077075 出願人：株式会社東芝

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