特許
J-GLOBAL ID：200903039314004590
半導体集積回路装置
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平4-204392
公開番号（公開出願番号）：特開平6-029478
出願日： 1992年07月08日
公開日（公表日）： 1994年02月04日
要約：
【要約】【目的】 トランジスタ特性チェック用パターンと回路スピードマージンチェック用リングオシレータパータンとを形成する際に、必要とする測定端子の総数を減少させること。【構成】 インバータ回路を奇数段ループ状に接続して構成したリングオシレータのうち、ある段のインバータの入力にトランスファゲート18,19を、出力にトランスファゲート20を設ける。このインバータを構成するP,N型MOS11,12をトランジスタチェック用パターンとして用いる。発振制御端子10により、トランスファゲート18〜20をオンオフ制御してリングオシレータをオンオフ可能とする。
請求項（抜粋）：
CMOSトランジスタにより構成された奇数個のインバータを有し、これ等インバータを互いに縦続接続して初段インバータの入力に最終段インバータの出力を供給するように構成されたリングオシレータと、前記インバータのうち所定の1つを構成するP型及びN型MOSトランジスタの各ゲートとこのインバータの前段のインバータの出力との間に夫々設けられた第1及び第2のスイッチング手段と、前記所定のインバータの出力とこのインバータの後段のインバータの入力との間をオンオフする第3のスイッチング手段と、前記所定のインバータの出力を導出する端子と、前記リングオシレータの発振を制御する発振制御信号印加端子と、この発振制御信号に応じて前記第1〜第3のスイッチング手段のオンオフ制御をなす制御手段と、前記P型及びN型MOSトランジスタの各ゲートに夫々接続されたこれ等トランジスタの特性チェック用の端子とを含むことを特徴とする半導体集積回路装置。
IPC (3件)：
H01L 27/092
, G01R 31/26
, H03K 3/354
