特許
J-GLOBAL ID：200903039325369808
メモリ制御方法及びメモリ制御システム
発明者：
出願人/特許権者：
代理人 (1件)：
金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-126060
公開番号（公開出願番号）：特開2002-324009
出願日： 2001年04月24日
公開日（公表日）： 2002年11月08日
要約：
【要約】【課題】 SDRAMからデータを読み出す時に、配線遅延による誤動作を防止し、アクセスタイムにばらつきがある場合でも読み出したデータを正しく取り込むことができるメモリ制御方法を提供する。【解決手段】 SDRAMからデータを読み出す期間を検出し、SDRAM用クロックを伝送するためのクロック線及びデータ線の配線遅延を相殺するように、データを読み出す期間だけ、SDRAM用クロックの位相をシステムを動作させるための内部クロックに対して進める。また、複数のSDRAMのうち、データを読み出すためにアクティブ状態に設定されたSDRAMがいずれであるかを示す情報を取得し、該SDRAMが制御装置の近傍に配置されている場合はSDRAM用クロックの位相の進み量を少なくし、遠方に配置されている場合はSDRAM用クロックの位相の進み量を大きくする。
請求項（抜粋）：
システムが備える複数のSDRAMからデータを読み出すためのメモリ制御方法であって、前記SDRAMからデータを読み出す期間を検出し、前記SDRAMを動作させるためのクロックであるSDRAM用クロックを伝送するためのクロック線、及び前記データを伝送するためのデータ線の配線遅延を相殺するように、前記データを読み出す期間だけ、前記SDRAM用クロックの位相を前記システムを動作させるための内部クロックに対して進めるメモリ制御方法。
IPC (2件)：
G06F 12/00 564
, G06F 12/00 597
G06F 12/00 564 D
, G06F 12/00 597 C
