特許

J-GLOBAL ID：200903039336255286

半導体装置の製造方法

発明者： 大西 秀明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 渡辺 勝 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-001289
公開番号（公開出願番号）：特開2000-200911
出願日： 1999年01月06日
公開日（公表日）： 2000年07月18日
要約：

【要約】【課題】 シリサイド層の細線効果を抑えてソース・ドレインやゲート電極の抵抗を低減するとともに、寄生抵抗を抑え、優れた素子特性を有した微細な半導体装置を製造する。【解決手段】 絶縁体上にシリコン層が形成されたSOI構造を有するSOI基板を用いた半導体装置の製造方法において、SOI基板に、ゲート絶縁膜、ゲート電極およびソース・ドレインを形成する工程と、Rpが該シリコン層より深い位置に達するようにアモルファス化のためのイオン注入を行う工程と、シリサイド層を形成する工程を行う。

請求項（抜粋）：

絶縁体上にシリコン層が形成されたSOI構造を有するSOI基板を用いた半導体装置の製造方法において、該SOI基板に、ゲート絶縁膜、ゲート電極およびソース・ドレインを形成する工程と、Rpが該シリコン層より深い位置に達するようにアモルファス化のためのイオン注入を行う工程と、シリサイド層を形成する工程を有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/786 ,  H01L 21/336 ,  H01L 21/265

FI (2件)：

H01L 29/78 616 L ,  H01L 21/265 Q

Fターム (26件)：

5F110AA03 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE45 ,  5F110EE47 ,  5F110EE48 ,  5F110FF02 ,  5F110GG02 ,  5F110GG25 ,  5F110HJ01 ,  5F110HJ02 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK40 ,  5F110HK41 ,  5F110HM15 ,  5F110NN62 ,  5F110NN66