特許
J-GLOBAL ID：200903039342139565
高次基数除算器およびその方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-158631
公開番号（公開出願番号）：特開2000-347836
出願日： 1999年06月04日
公開日（公表日）： 2000年12月15日
要約：
【要約】【課題】 商をkビットずつ求める基数2k の引き戻し法除算器において、商・剰余判定部の回路規模を削減する。【解決手段】 除数Bの倍数B、2B、3Bと剰余Rとを比較器311、312、および3入力比較器313で並行して比較し、1度に商を2ビットずつ求めて基数4の除算を行う。このとき、3B=(B+2B)≦Rの比較において3入力比較器313を用い、(B+2B)の加算を行わずして比較を実現する。また、一回の桁上げ伝搬でR-(x+y)なる複合加算・減算を同時に行う3入力加減算器319で新しい剰余Reを求める。
請求項（抜粋）：
被除数Aを除数Bで基数2<SP>k </SP>において除算を行うことによって一度にkビットずつ商を求める高次基数除算器であって、上記除数Bをビットシフトして2<SP>s </SP>(sは0を含む非負の整数であって、s≦k)×Bを生成する倍数生成手段と、除数Bと剰余Rとを入力し、除数Bが剰余Rと等しいかまたは小さいかを判定して判定結果を出力する第1の比較器と、上記倍数生成手段で生成された2<SP>s </SP>×Bと剰余Rとを入力し、2<SP>s </SP>×Bが剰余Rと等しいかまたは小さいかを判定して判定結果を出力する少なくとも一つの第2の比較器と、mビット幅の3つの2進数である、2<SP>s </SP>×B、+/-2<SP>t </SP>(t<s)×B、および剰余Rを入力とし、その総和をmビット幅の2つの2進数(Co,S)に変換して出力する3:2コンプレッサ段と、上記3:2コンプレッサ段から出力される上記2つの2進数(Co,S)に基づいて上記総和の値が非負であるか否かを判定する非負判定段とを備えた少なくとも一つの3入力比較器と、上記3入力比較器、第2の比較器、および第1の比較器の比較結果に応じて、2<SP>s </SP>×Bまたは0のいずれかを選択した第1出力yと、除数Bまたは0のいずれかを選択した第2出力zを得る選択回路と、mビット幅の3つの2進数である剰余R、上記選択回路による第1出力、および第2出力を入力とし、一回の桁上げ伝搬で{R-(y+z)}の複合加算・減算を並列に行って新しい剰余Reを求める3入力加減算器と、上記3入力比較器、第2の比較器、および第1の比較器の比較結果に応じて、ビット整合を行って商Qを決定する整合部とを有する高次基数除算器。
Fターム (5件)：
5B016AA02
, 5B016BA07
, 5B016CA01
, 5B016EA03
, 5B016EA12
