特許

J-GLOBAL ID：200903039345278779

パルス位相差符号化回路

発明者： 山内 重徳 ,  渡辺 高元
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 足立 勉
公報種別：公開公報
出願番号（国際出願番号）：特願平5-166835
公開番号（公開出願番号）：特開平7-030429
出願日： 1993年07月06日
公開日（公表日）： 1995年01月31日
要約：

【要約】【目的】 カウント数等そのままパルス位相差を表す2進デジタル信号の上位ビット及び下位ビットに対応可能として2進符号化までの応答性の向上を図る。【構成】 ナンドゲートNAND1と30個のインバータINV2〜31とでリングオシレータ10を構成し、その出力は遅延パルス発生回路20とカウンタ41,43に入力する。スタートパルスPAによりリングオシレータ10が発信動作を開始し、カウンタ41,43がカウント動作を開始する。その後ラッチパルスPBが入力された時点でのカウンタ値の2進デジタル信号を上位ビット、遅延パルス発生回路20内における周期パルスPCLKの位置を示すエンコーダ33からの2進デジタル信号を下位ビットとすることで、直接的にスタートパルスPAとラッチパルスPBとの位相差を表わす2進デジタル信号を出力することができる。

請求項（抜粋）：

入力信号を反転して出力する反転回路を奇数個リング状に連結してなり、該反転回路の一つが外部からの第1の入力パルスによりその反転動作を制御可能な起動用反転回路として構成され、該起動用反転回路への上記第1の入力パルスの入力に伴ってパルスを周回させるパルス周回回路と、該パルス周回回路から出力される周期パルスを入力とし、入力信号を反転して出力する反転回路が2n 個(nは2以上の整数)順次連結された遅延回路として構成され、該各反転回路の出力信号を外部に取り出すための出力端子を有し、該出力端子より上記周期パルスが通過した各反転回路による各遅延時間だけ順次遅れた遅延パルスを発生する遅延パルス発生回路と、を有し、上記パルス周回回路から出力される周期パルスの周期が上記遅延パルス発生回路内の反転回路1段の遅延時間の2n 倍となるように、上記パルス周回回路内の各反転回路の遅延時間が設定されると共に、上記起動用反転回路の反転動作開始により発生したパルスが上記パルス周回回路内を周回した回数をカウントすると共に、該カウント数を表わす2進デジタル信号を出力するカウント手段と、上記遅延パルス発生回路の各出力端子より上記遅延パルスを取り込むための入力ライン及び上記各遅延パルスに対応する出力ラインを有しており、上記第1の入力パルスに対して任意の位相差を持つ第2の入力パルスの入力タイミングに対し、特定の時間的関係にある上記遅延パルスの一つを選択し、この選択された遅延パルスに対応する上記出力ラインの電圧をその選択された遅延パルスに応じて変更するパルスセレクタと、該パルスセレクタの上記出力ラインからの出力を取り込み、上記パルスセレクタにより選択された遅延パルスに対応する2進デジタル信号を出力するエンコーダと、を備え、上記カウント手段からの2進デジタル信号を上位ビットとし、かつ上記エンコーダからの2進デジタル信号を下位ビットとして、上記第1の入力パルスと上記第2の入力パルスとの位相差を表わす2進デジタル信号を出力するように構成してなることを特徴とするパルス位相差符号化回路。