特許
J-GLOBAL ID：200903039372288433
データセパレート回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-270830
公開番号（公開出願番号）：特開平5-109203
出願日： 1991年10月18日
公開日（公表日）： 1993年04月30日
要約：
【要約】【目的】 位相比較器の入力信号をセレクタが切り替えた際の誤動作をなくし、安定したロック時間を保証する。【構成】 入力端子1から読出しデータが入力されると、同期パターン領域検出回路4が同期パターン領域の検出動作をし、この領域の存在が検出されるまでは、同期パターン領域検出信号を用いて、セレクタ5に分周器3の出力を選択させ、それを位相比較器6に供給する。前記回路10は同期パターン領域を検出すると、すみやかに同期パターン領域検出信号を発生し、セレクタ5に読出しデータを選択させ、PLLに読出しデータへのロックを開始させる。位相比較器6は、電圧制御発信回路7とセレクタ5の出力の位相を比較し、同期パターン領域検出信号が入力されると、その直後の1回目の位相比較動作をしない。
請求項（抜粋）：
フロッピーディスクからの読出しデータが供給される入力端子と、前記入力端子に供給された読出しデータから同期パターン領域を検出して、同期パターン領域検出信号を出力する同期パターン領域検出回路と、一定周波数信号源から供給される一定周波数の信号および前記入力端子から供給された読出しデータのいずれかを、前記同期パターン領域検出回路からの同期パターン領域検出信号に従って選択して出力するセレクタと、前記同期パターン領域検出回路からの同期パターン領域検出信号が供給されるとローレベルが有効なパルスを発生するパルス発生回路、データ入力端子が電源端子に接続され、また前記セレクタの出力端子がクロック入力端子に接続された第1のフリップフロップ回路、データ入力端子が電源端子に接続された第2のフリップフロップ回路、前記第1のフリップフロップ回路の出力端子が一方の入力端子に、また前記第2のフリップフロップ回路の出力端子が他方の入力端子にそれぞれ接続されたNANDゲート回路、および、前記NANDゲート回路の出力端子が一方の入力端子に、また前記パルス発生回路の出力端子が他方の入力端子にそれぞれ接続され、出力端子が前記第1、第2のフリップフロップ回路の各リセット端子に接続されたANDゲート回路で構成された位相比較器と、充放電回路と、前記位相比較器の出力に応じて前記充放電回路により充放電され、前記充放電回路の出力を平滑化するローパスフィルタと、前記ローパスフィルタの出力に応じて発振周波数が制御され、出力信号を前記位相比較器における前記第2のフリップフロップ回路のクロック入力端子に供給する電圧制御発振回路とを備え、前記位相比較器は、前記セレクタの出力と前記電圧制御発振回路の出力との位相比較を行い、同期パターン領域検出信号が入力されると位相比較を中断し、同期パターン領域検出信号が入力された直後1回目の位相比較を行わないことを特徴とするデータセパレート回路。
IPC (2件)：
G11B 20/14 351
, H03L 7/14
