特許

J-GLOBAL ID：200903039373268282

半導体装置

発明者： 菊島 健一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-307955
公開番号（公開出願番号）：特開2002-118232
出願日： 2000年10月06日
公開日（公表日）： 2002年04月19日
要約：

【要約】【課題】 スタンバイ電流を低減し、IDDQテストによる良品/不良品の分別を可能とすることができる半導体装置を提供する。【解決手段】 SRAM部1、論理部2、入出力部3などから構成されるRAM搭載システムLSIであって、SRAM部1のNMOSトランジスタのバックバイアス(Vbbns)用配線5とPMOSトランジスタのバックバイアス(Vbbps)用配線6、論理部2および入出力部3のNMOSトランジスタのバックバイアス(Vbbnl)用配線7とPMOSトランジスタのバックバイアス(Vbbpl)用配線8が分離され、IDDQテスト時に異なるバックバイアスを印加して、論理部2および入出力部3よりSRAM部1のバックバイアスを浅くすることで、SRAM部1のGIDL電流の増加を抑制しつつ、論理部2および入出力部3、SRAM部1のサブスレッシュホールド電流を低減する。

請求項（抜粋）：

SRAM部と論理部とを有し、前記SRAM部と前記論理部とのバックバイアス用配線を分離し、IDDQテスト時に前記SRAM部と前記論理部とに別々のバックバイアスを印加することを特徴とする半導体装置。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  G01R 31/26 ,  G11C 29/00 675

FI (6件)：

G01R 31/26 B ,  G01R 31/26 G ,  G11C 29/00 675 L ,  H01L 27/04 T ,  H01L 27/04 G ,  H01L 27/04 U

Fターム (15件)：

2G003AA02 ,  2G003AA08 ,  2G003AB05 ,  2G003AE01 ,  2G003AF06 ,  5F038BG09 ,  5F038CA07 ,  5F038DF05 ,  5F038DF08 ,  5F038DF11 ,  5F038DT02 ,  5F038EZ20 ,  5L106AA02 ,  5L106DD00 ,  5L106DD36