特許

J-GLOBAL ID：200903039373614598

クロック同期遅延制御回路

発明者： 鴨志田 昌弘 ,  秋田 浩伸
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-087745
公開番号（公開出願番号）：特開2000-286386
出願日： 1999年03月30日
公開日（公表日）： 2000年10月13日
要約：

【要約】【課題】 マスクのあわせずれなどによって遅延線で生じる同期誤差を最小限に抑えるクロック同期遅延制御回路を提供する。【解決手段】 同一基板内に形成された第1及び第2の遅延線と、前記第1の遅延線は複数の第1の単位遅延素子を有し、前記第2の遅延線は前記第1の単位遅延素子の数に対応する複数の第2の単位遅延素子を有し、前記第1の遅延線は第1の伝播時間を有し、前記第2の遅延線は第2の伝播時間を有し、前記第1及び第2の単位遅延素子は、前記第1の伝播時間と前記第2の伝播時間の差が前記第1の単位遅延素子における伝播時間と前記第2の単位遅延素子における伝播時間の差以下に抑えるように対向して配置されていることを特徴とするクロック同期遅延制御回路。

請求項（抜粋）：

同一基板内に形成された第1及び第2の遅延線と、前記第1の遅延線は複数の第1の単位遅延素子を有し、前記第2の遅延線は前記第1の単位遅延素子の数に対応する複数の第2の単位遅延素子を有し、前記第1の遅延線は第1の伝播時間を有し、前記第2の遅延線は第2の伝播時間を有し、前記第1及び第2の単位遅延素子は、前記第1の伝播時間と前記第2の伝播時間の差が前記第1の単位遅延素子における伝播時間と前記第2の単位遅延素子における伝播時間の差以下に抑えるように対向して配置されていることを特徴とするクロック同期遅延制御回路。

IPC (6件)：

H01L 27/04 ,  H01L 21/822 ,  G06F 1/10 ,  G11C 11/407 ,  G11C 11/401 ,  H01L 21/82

FI (6件)：

H01L 27/04 A ,  G06F 1/04 330 A ,  G11C 11/34 354 C ,  G11C 11/34 362 S ,  G11C 11/34 371 K ,  H01L 21/82 D

Fターム (26件)：

5B024AA15 ,  5B024BA21 ,  5B024BA23 ,  5B024CA21 ,  5B079BC03 ,  5B079CC02 ,  5B079CC14 ,  5B079DD08 ,  5B079DD13 ,  5F038BE07 ,  5F038CA02 ,  5F038CA07 ,  5F038CA10 ,  5F038CD06 ,  5F038CD09 ,  5F038DF05 ,  5F038DF07 ,  5F038EZ11 ,  5F038EZ20 ,  5F064DD03 ,  5F064DD05 ,  5F064DD25 ,  5F064EE16 ,  5F064EE47 ,  5F064EE54 ,  5F064GG10