特許

J-GLOBAL ID：200903039404957928

半導体装置およびその製造方法

発明者： 畑 雅幸
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平10-310467
公開番号（公開出願番号）：特開2000-138256
出願日： 1998年10月30日
公開日（公表日）： 2000年05月16日
要約：

【要約】【目的】 スペーサー上にフェースダウンで半導体素子をマウントしてなる半導体装置において、マウントの際の位置決めが容易で且つ歩留の向上した半導体装置及びその製造方法を提供する。【構成】 基板上1に設けられた半導体層2の同一面側に複数の素子電極3,4を有する半導体素子10が、同一面側に前記複数の素子電極3,4に対応する複数の接続電極23,24を備えるスペーサ20上に、互いに対応する素子電極3,4及び接続電極23,24同士が対向するように載置されてなる半導体装置であって、前記スペーサ20が少なくとも一つの段差部25を備え、且つ前記半導体素子10が、該素子10の側面を前記段差部25の壁面に略当接せしめられて前記スペーサ上20に載置されている。

請求項（抜粋）：

基板上に設けられた半導体層の同一面側に複数の素子電極を有する半導体素子が、同一面側に前記複数の素子電極に対応する複数の接続電極を備えるスペーサ上に、互いに対応する素子電極及び接続電極同士が対向するように載置されてなる半導体装置であって、前記スペーサが少なくとも一つの段差部を備え、且つ前記半導体素子が、該素子の側面を前記段差部の壁面に略当接せしめられて前記スペーサ上に載置されていることを特徴とする半導体装置。

IPC (2件)：

H01L 21/60 311 ,  H01L 23/36

FI (2件)：

H01L 21/60 311 Q ,  H01L 23/36 C

Fターム (17件)：

5F036AA01 ,  5F036BB08 ,  5F036BC06 ,  5F036BE09 ,  5F044AA01 ,  5F044GG03 ,  5F044GG10 ,  5F044JJ05 ,  5F044KK01 ,  5F044KK05 ,  5F044KK17 ,  5F044KK23 ,  5F044LL02 ,  5F044LL04 ,  5F044QQ06 ,  5F044QQ08 ,  5F044RR08