特許

J-GLOBAL ID：200903039431502436

キャッシュメモリ回路及びそれに用いる制御方法

発明者： 松岡 浩司
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平11-106032
公開番号（公開出願番号）：特開2000-298617
出願日： 1999年04月14日
公開日（公表日）： 2000年10月24日
要約：

【要約】【課題】 複数の処理を切替えながら処理を進めた場合に生じる可能性のある不適切なキャッシュミスの発生を削減し、プロセッサの実行性能を高めることが可能なキャッシュメモリ回路を提供する。【解決手段】 アドレス差し替え制御部11,21は物理セットアドレスとセット内アドレスとを入力し、修正物理セットアドレスと修正セット内アドレスとを出力する。アドレス差し替え制御部5,6は外部物理セットアドレスと外部セット内アドレスとを入力し、修正外部物理セットアドレスと修正外部セット内アドレスとを出力する。キャッシュメモリ10,20は物理セットアドレス、セット内アドレスの代わりに修正物理セットアドレス、修正セット内アドレスを使い、外部物理セットアドレス、外部セット内アドレスの代わりに修正外部物理セットアドレス、外部修正セット内アドレスを用いる。

請求項（抜粋）：

主記憶に記憶されたデータの一部をそのデータに対応するタグアドレスとともに保持するキャッシュメモリを含み、前記キャッシュメモリへのアクセス時にそのアクセスアドレスをセットアドレスとセット内アドレスとライン内アドレスとに分割し、前記セット内アドレスで読出されたデータに対応するタグアドレスが前記セットアドレスに一致した時に当該タグアドレスに対応するデータを出力するキャッシュメモリ回路であって、前記セットアドレスの一部と前記セット内アドレスの一部とをアドレスに応じて選択的に予め設定された修正セットアドレスと修正セット内アドレスとに差し替える手段を有することを特徴とするキャッシュメモリ回路。

IPC (4件)：

G06F 12/08 ,  G06F 12/08 310 ,  G06F 15/16 645 ,  G06F 15/177 682

FI (4件)：

G06F 12/08 E ,  G06F 12/08 310 B ,  G06F 15/16 645 ,  G06F 15/177 682 J

Fターム (14件)：

5B005JJ14 ,  5B005MM01 ,  5B005MM31 ,  5B005MM51 ,  5B005NN43 ,  5B005NN45 ,  5B005NN54 ,  5B005NN65 ,  5B005PP03 ,  5B005PP22 ,  5B005RR02 ,  5B005UU42 ,  5B045DD12 ,  5B045DD13

引用特許：

審査官引用 (4件)

• 特開平1-222350
  
• 特開平3-256148
  
• 特開平1-222350
  
• 特開平3-256148