特許

J-GLOBAL ID：200903039474442780

半導体装置の製造方法

発明者： 神谷 雅之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平5-254380
公開番号（公開出願番号）：特開平6-216062
出願日： 1993年10月12日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】 スパッタリング時におけるカバレージ形状を改善しうる半導体装置の製造方法を提供する。【構成】 シリコンウェーハ1に形成された下地回路1b上にSiO2 膜1aを形成し、その上に所定パターンのフォトレジスト膜4を形成する。このシリコンウェーハ1に紫外線UVを照射するとともに、シリコンウェーハ1を加熱する(図1A)。SiO2 膜1aに対しウェット法による等方性エッチングを行う(図1B)。フォトレジスト膜4をマスクとして異方性エッチングを行い、コンタクトホール5を形成する(図1C)。AlのスパッタリングによってAl配線6を形成する(図1D)。

請求項（抜粋）：

絶縁膜が形成された基体上にレジストパターンを形成する工程と、上記基体を加熱しつつ該基体に紫外線を照射する工程と、上記レジストパターンをマスクとして上記絶縁膜にウェット法による等方性エッチングを施す工程と、上記レジストパターンをマスクとして上記絶縁膜に異方性エッチングを施してコンタクトホールを形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/28 ,  H01L 21/302 ,  H01L 21/306 ,  H01L 21/3205 ,  H01L 21/90

FI (2件)：

H01L 21/88 F ,  H01L 21/88 C