特許

J-GLOBAL ID：200903039544601414

半導体記憶装置およびその製造方法

発明者： 常峰 美和
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-076071
公開番号（公開出願番号）：特開平9-266289
出願日： 1996年03月29日
公開日（公表日）： 1997年10月07日
要約：

【要約】【課題】 キャパシタ下部電極の平坦性に優れた半導体記憶装置およびその製造方法を提供する。【解決手段】 コンタクトホール11aに対向する位置の表面にコンタクトホール11aの上端の段差h1 によりも小さいh2 の段差を有するバリアメタル層13bが形成されている。さらに、このバリアメタル層13bは、その下層から上層にかけて窒素の濃度が高くなる窒素の濃度勾配を有している。

請求項（抜粋）：

主表面を有する半導体基板と、前記半導体基板の前記主表面に形成された不純物領域と、前記半導体基板の前記主表面上に形成され、前記不純物領域に通ずるコンタクトホールを有する層間絶縁膜と、前記不純物領域と電気的に接続し、前記コンタクトホールの上端よりh1 下がった位置まで、前記コンタクトホール内に形成されたプラグ電極と、前記プラグ電極表面および前記層間絶縁膜の表面を覆い、前記コンタクトホールに対向する位置の表面に前記h1 よりも小さいh2 の段差部を有するバリアメタル層と、前記バリアメタル層の表面にのみ形成されたキャパシタ下部電極と、前記キャパシタ下部電極と前記バリアメタル層とを覆うように形成された高誘電率材料であるキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ上部電極と、を備えた半導体記憶装置。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28 301 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 651 ,  H01L 21/28 301 R ,  H01L 27/04 C