特許

J-GLOBAL ID：200903039552823825

制御されたディバイダパルス幅を用いたPLL周波数シンセサイザ

発明者： リリー、トーマス、エイ.ディ.
出願人/特許権者： コネクサント システムズ、インコーポレイテッド
代理人 (1件)： 三品 岩男 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-550878
公開番号（公開出願番号）：特表2003-519951
出願日： 2001年01月05日
公開日（公表日）： 2003年06月24日
要約：

【要約】周波数シンセサイザ用PLL回路に関する方法および装置。複合PFDを用いることにより、基準信号とディバイダ出力との大小の位相変化を補償する。複合PFDはデジタルPFDおよびアナログPDの両者を有し、デジタルPFDは大きい位相差を補償し、アナログPDは小さい位相差を補償する。PLLは、ディバイダ出力のパルス幅を制御することにより、複合PFDのこれらの2つの構成部品を自動的に選択する。これは、デジタルPFDのデッドゾーンおよびディバイダ出力のアクティブパルス幅の両者の中に入るように、ディバイダ出力のアクティブパルス幅をもつデジタルPFDのデッドゾーンを同期させかつアナログPDの検出器ウィンドウを同様に同期させることにより達成される。

請求項（抜粋）：

位相同期ループ(PLL)周波数シンセサイザであって、 複合位相周波数検出器(CPFD)出力を備えた複合位相周波数検出器(CPFD)と、 電圧出力を備えたループフィルタと、 周波数出力を備えた電圧制御発振器(VCO)と、 ディバイダ出力を備えたディバイダであって、ディバイダ出力が第1固定幅をもつアクティブパルスおよび第2幅をもつ非アクティブパルスを有するディバイダと、を有し、 前記CPFDは、前記ディバイダ出力を受けるように接続され、 前記CPFDは基準信号発生器からの基準信号を受け入れるように接続され、 前記ループフィルタは、前記CPFD出力を受けるように接続され、 前記VCOは、前記電圧出力を受けるように接続され、前記電圧出力は前記周波数出力に対して制御可能な影響を与え、 前記ディバイダは、前記周波数出力を受けるように接続され、 前記ループフィルタは、前記CPFD出力に基いて前記電圧出力を発生し、 前記CPFD出力は前記ディバイダ出力と前記基準信号との位相差を指示し、 前記周波数出力は、前記ディバイダ出力の周波数の倍数の周波数を有すること を特徴とするPLL周波数シンセサイザ。

IPC (4件)：

H03L 7/113 ,  H03L 7/087 ,  H03L 7/183 ,  H03L 7/197

FI (4件)：

H03L 7/10 B ,  H03L 7/08 P ,  H03L 7/18 A ,  H03L 7/18 B

Fターム (26件)：

5J106AA04 ,  5J106BB10 ,  5J106CC01 ,  5J106CC24 ,  5J106CC27 ,  5J106CC32 ,  5J106CC41 ,  5J106CC53 ,  5J106DD13 ,  5J106DD17 ,  5J106DD32 ,  5J106DD43 ,  5J106DD48 ,  5J106EE14 ,  5J106FF01 ,  5J106FF09 ,  5J106GG09 ,  5J106KK06 ,  5J106KK26 ,  5J106KK40 ,  5J106PP03 ,  5J106QQ02 ,  5J106QQ08 ,  5J106RR01 ,  5J106RR10 ,  5J106RR20