特許
J-GLOBAL ID：200903039569394669
D型フリップフロップ
発明者：
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出願人/特許権者：
代理人 (1件)：
長尾 常明
公報種別：公開公報
出願番号（国際出願番号）：特願平8-263858
公開番号（公開出願番号）：特開平10-093397
出願日： 1996年09月13日
公開日（公表日）： 1998年04月10日
要約：
【要約】【課題】 ホールドタイムを短縮する。【解決手段】 ローレベルのみの保持機能を有する第1、第2マスタ側ラッチA、Bを2段直列接続し、2段目のマスタ側ラッチBからローレベル、ハイレベルとも保持される出力データを得、第1マスタ側ラッチAの出力データと第2マスタ側ラッチBの出力データをスレーブ側ラッチCに差動的に入力させる。
請求項（抜粋）：
1又は2以上のデータ入力端子に入力したデータを演算して第1の出力ノードに出力するCMOS構成であって、且つクロックがハイレベルのとき前記第1の出力ノードへのハイレベル供給がオフされる第1のマスタ側ラッチ、前記第1の出力ノードのデータを反転して第2の出力ノードに出力するCMOS構成であって、且つ前記クロックがハイレベルのとき前記第2の出力ノードへのハイレベル供給がオフされる第2のマスタ側ラッチ、前記第1のマスタ側ラッチの前記第1の出力ノードのデータを受ける第1の入力ノードと別に設けた第3の出力ノードとの間に接続され、前記第1の入力ノードがハイレベルのとき前記クロックがハイレベルとなることによりローレベルデータを前記第3の出力ノードに出力する第1のデータ伝達手段と、前記第2のマスタ側ラッチの前記第2の出力ノードのデータを受ける第2の入力ノードと別に設けた第4の出力ノードとの間に接続され、前記第2の入力ノードがハイレベルのとき前記クロックがハイレベルとなることによりローレベルデータを前記第4の出力ノードに出力する第2のデータ伝達手段と、前記第3および第4の出力ノードの間に接続された逆並列接続インバータとからなるスレーブ側ラッチ、を具備することを特徴とするD型フリップフロップ。
IPC (2件)：
FI (2件)：
H03K 3/037 B
, H03K 3/356 C
