特許
J-GLOBAL ID：200903039622738952
クロック制御回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2001-154932
公開番号（公開出願番号）：特開2002-353808
出願日： 2001年05月24日
公開日（公表日）： 2002年12月06日
要約：
【要約】【課題】回路規模の縮減を図るクロック制御回路の提供。【解決手段】Nビットの信号とその相補信号を出力するリングカウンタ100と、想定外のパタンを救済し2Nビットの信号の組合せに対応した値のフラグ信号JBTFLGを生成する想定外救済及びフラグ生成回路150と、デコード回路160と、デコード回路からの選択制御信号に基づき多相クロックからクロック対を出力するクロックセレクタ170と、クロック対の位相差を内分した時間に対応する遅延時間の信号を出力するインターポレータ130と、インターポーレータの出力と基準クロックの位相を比較する位相比較器110と、位相比較器からの位相比較結果とフラグ信号JBTFLGに基づき、シフト方向が可変されインターポレータの内分比を設定する内分比制御信号を出力するインターポレータ制御回路120を備える。
請求項（抜粋）：
カウント方向がアップとダウンに切り替え自在とされ、カウント値として2N通りのパタンのNビットの信号を出力するとともに、前記Nビットの信号の各ビットを反転してなるNビットの反転信号を出力するリングカウンタと、前記リングカウンタから出力される前記Nビットの信号と前記Nビットの反転信号とからなる2Nビットの信号を入力し、前記2Nビットの信号に対して、1ビットを反転することで、前記2Nビットの信号の両端の2Nビット目と1ビット目とが互いに相隣るものとして、前記2Nビットのうちの少なくとも相隣る2つのビットが第1の値とされ、残りのビットが第2の値とされるデコード信号を出力するデコード回路と、互いに位相がずれている複数のクロック信号を入力し、前記デコード回路から出力される前記デコード信号をクロック選択制御信号として入力し、前記複数のクロック信号の中から選択されたクロック信号対を出力するクロックセレクタと、前記クロックセレクタから出力されるクロック信号対を、第1及び第2の入力端子より入力し、入力される内分比制御信号で設定される内分比にて、前記クロック信号対の位相差を内分した時間に対応した遅延時間のクロック信号を出力端子より出力する少なくとも一つのインターポレータと、前記インターポレータから出力されるクロック信号と基準クロックとの位相を比較する位相比較回路と、前記位相比較回路から出力される位相比較結果信号を入力し、前記位相比較結果信号と、前記インターポレータの前記第1及び第2の入力端子に入力されるクロック信号対の位相の順・逆の関係とに基づき、シフト方向が可変されるシフトレジスタよりなり、前記インターポレータにおける内分比を設定する前記内分比制御信号を、前記インターポレータに対して供給するインターポレータ制御回路と、を備えている、ことを特徴とするクロック制御回路。
IPC (2件)：
FI (2件)：
H03L 7/08 H
, G06F 1/04 311 Z
5B079CC08
, 5B079CC14
, 5B079DD17
, 5B079DD20
, 5J106AA04
, 5J106CC00
, 5J106CC24
, 5J106CC59
, 5J106DD08
, 5J106DD09
, 5J106DD17
, 5J106DD20
, 5J106DD42
, 5J106DD43
, 5J106DD46
, 5J106DD48
, 5J106KK27
, 5J106KK39
