特許
J-GLOBAL ID：200903039633049580
論理回路の原理的未検出故障判定方法及びテストパターン生成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
磯村 雅俊
公報種別：公開公報
出願番号（国際出願番号）：特願平5-302799
公開番号（公開出願番号）：特開平7-159499
出願日： 1993年12月02日
公開日（公表日）： 1995年06月23日
要約：
【要約】【目的】 本発明の目的は演算器系の論理回路の原理的未検出故障及びテストパターン生成を効率的に行うことである。【構成】 演算器系の論理回路の故障診断において、故障が原理的未検出故障であるか否かを次の手順で判定する。a)対象論理回路をいくつかの組合せ回路に分割する。b)各分割回路を一種類の基本ゲートからなる等価回路に変換する。c)上記の等価回路を、故障を検出する入力パターンに対してのみ真値を出力する1出力回路に変換する。d)上記の1出力回路内のEOR、ENOR論理を認識し、EOR、ENOR論理を簡約する。e)上記の1出力回路を簡約する。f)上記の簡約した回路において、回路の出力が1になる入力パターンが存在するか否かを判定する。g)各分割回路における判定結果をもとに、対象故障が全体回路で原理的未検出故障であるか否かを判定する。
請求項（抜粋）：
スキャン設計方式の論理回路の故障診断方法において、フリップフロップ及び入出力エッジで分割して得られる組合せ回路からなる分割回路の内の対象未検出故障を含むものを全て抽出する第1のステップと、該分割回路を一種類の基本ゲートのみで構成した等価回路に変換する第2のステップと、該等価回路において該未検出故障を検出する入力パターンに対しては真値を出力し、それ以外の入力パターンに対しては偽値を出力する1出力回路に該等価回路を変換する第3のステップと、該1出力回路の出力が真値になる入力パターンが存在するか否かを判定する第4のステップと、各分割回路における判定結果が全て該入力パターンが存在しない場合に前記未検出故障のテストパターンが全体回路に存在しない故障であると判定する第5のステップとを備え、前記第4ステップには、前記第3ステップで得られた1出力回路においてEOR論理とENOR論理を抽出・簡約する第1のサブステップと、該第1サブステップで得られた回路内の同一論理を表す複数ゲートを1ゲートにまとめる第2のサブステップと、該第2サブステップで得られた回路において互いに独立に真値又は偽値に出力を制御できる該回路内のゲートの組であって該ゲートの組より入力側に信号線の分岐点が存在するものを認識することにより該分岐点から到達可能な回路領域と該分岐点から到達不可能な回路領域の境界にある信号線を該ゲートの組より出力側に更新する第3のサブステップと、該第3サブステップで得られた回路内の冗長な論理を簡約する第4のサブステップと、該第4サブステップで得られた回路で信号線の論理値割当てを試行することにより前記1出力回路の出力が真値になる入力パターンが存在するか否かを判定する第5のサブステップとを備えたことを特徴とする論理回路の原理的未検出故障判定方法。
IPC (2件)：
G01R 31/317
, G01R 31/3183
G01R 31/28 A
, G01R 31/28 Q
