特許

J-GLOBAL ID：200903039633404517

多層LSIのテストバス構造およびそのテストバス配設方法

発明者： 小野 彰久 ,  二上 哲洋
出願人/特許権者： エヌイーシーマイクロシステム株式会社
代理人 (1件)： 岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願2000-149234
公開番号（公開出願番号）：特開2001-330649
出願日： 2000年05月22日
公開日（公表日）： 2001年11月30日
要約：

【要約】【課題】 内部配線領域の一般信号線の配線領域を確保し、その配線性の向上を図る。【解決手段】 I/Oセルは、多層LSIの外部パッドと接続するための外部パッドI/Oセルと、チップ周辺に配置されたI/Oセル102と、コア付近に設けられた引込みI/Oセル104とを有し、テストバス線101,106はI/Oセルに予め構築され、I/Oセルを配置するだけで、I/Oセル領域103にテストバス線101,106を配設することができ、コアの端子と最適な接続を可能とする。各I/Oセルのテストバス線は、チップの辺と平行に設けられた主線を有し、引込みI/Oセル104のテストバス線は、主線と直交する副線を有する。

請求項（抜粋）：

チップ内部に配置されたコアと、チップ外部から前記コアへ配線して前記コアをテストするテストバス線とを備えた多層LSIのテストバス構造において、前記テストバス線を予め構築したI/Oセルを備え、前記I/Oセルを配置するだけで、I/Oセル領域にテストバス線を配設することができ、前記コアの端子と最適な接続を可能としたことを特徴とする多層LSIのテストバス構造。

IPC (4件)：

G01R 31/28 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

G01R 31/28 V ,  H01L 21/82 C ,  H01L 21/82 P ,  H01L 27/04 T ,  H01L 27/04 E

Fターム (33件)：

2G032AA00 ,  2G032AK03 ,  5F038BE05 ,  5F038CA02 ,  5F038CA03 ,  5F038CA05 ,  5F038CA10 ,  5F038CA17 ,  5F038CD01 ,  5F038CD07 ,  5F038CD15 ,  5F038DT02 ,  5F038DT04 ,  5F038EZ09 ,  5F038EZ20 ,  5F064AA06 ,  5F064BB31 ,  5F064DD02 ,  5F064DD32 ,  5F064DD39 ,  5F064DD42 ,  5F064DD46 ,  5F064EE02 ,  5F064EE03 ,  5F064EE12 ,  5F064EE22 ,  5F064EE51 ,  5F064FF12 ,  5F064HH06 ,  5F064HH15 ,  9A001BB05 ,  9A001KZ54 ,  9A001LL05

引用特許：

審査官引用 (4件)

• 特開平4-267542
  
• 特開昭62-166545
  
• 特開平4-267542
  
• 特開昭62-166545