特許

J-GLOBAL ID：200903039638151749

半導体装置の製造方法及び半導体装置の製造装置

発明者： 高橋 新吾 ,  野上 毅 ,  田井 香織 ,  堀越 浩
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2002-106066
公開番号（公開出願番号）：特開2003-303882
出願日： 2002年04月09日
公開日（公表日）： 2003年10月24日
要約：

【要約】【課題】本発明は、多層配線構造が形成される半導体装置の層間を接続する接続線を形成するに際して、コンタクトホールの開口領域のバリア層を除去することにより金属材料をコンタクトホールに充填して良好な接続線を形成する技術を提供することを目的とする。【解決手段】本発明の半導体装置の製造方法は、接続線を形成する導電材料を埋め込むコンタクトホールの開口領域に形成されたバリア層を異方性エッチングにより除去することにより、後の工程で導電材料を埋め込むに際して、欠陥を内在させることなくコンタクトホールに導電材料を充填することを特徴とする。

請求項（抜粋）：

絶縁層に形成された溝部の内壁にバリア層を形成するバリア層形成工程と、前記溝部の開口領域に形成されたバリア層を異方性エッチングにより除去するエッチング工程と、前記溝部に導電材料を充填する導電材料充填工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/3065

FI (2件)：

H01L 21/90 A ,  H01L 21/302 301 M

Fターム (37件)：

5F004AA12 ,  5F004BA04 ,  5F004BA20 ,  5F004BB11 ,  5F004BB13 ,  5F004CA02 ,  5F004CA03 ,  5F004CA04 ,  5F004DA00 ,  5F004DA01 ,  5F004DA17 ,  5F004DB12 ,  5F004EB01 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK11 ,  5F033MM01 ,  5F033NN06 ,  5F033NN07 ,  5F033NN32 ,  5F033PP15 ,  5F033PP21 ,  5F033PP27 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ16 ,  5F033QQ34 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR11 ,  5F033RR12 ,  5F033XX02