特許
J-GLOBAL ID：200903039720964669
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平4-180642
公開番号（公開出願番号）：特開平6-029538
出願日： 1992年07月08日
公開日（公表日）： 1994年02月04日
要約：
【要約】【目的】 ゲート配線10Bをレイアウト上で工夫することにより、半導体基板(半導体チップ1)の周辺領域の増大を抑える。【構成】 半導体基板(半導体チップ1)の中央領域20の主面にこの半導体基板をドレイン領域とする縦型MISFETが配置され、前記半導体基板の中央領域20の周囲を囲む周辺領域21の主面にこの周辺領域に沿って第2導電型の半導体領域3が配置され、前記縦型MISFETのゲート電極6にゲート配線10Bを接続する第1コンタクト部9b、前記MISFETのソース領域に接続されるソース配線10Aと同電位の配線10Cを前記第2導電型の半導体領域3に接続する第2コンタクト部9cの夫々が前記半導体基板の周辺領域21に配置される半導体装置において、前記第1コンタクト部9b、第2コンタクト部9cの夫々が前記ゲート配線10Bの延在方向に沿って交互に配置される。
請求項（抜粋）：
第1導電型の半導体基板の中央領域の主面にこの半導体基板をドレイン領域とする縦型MISFETが配置され、前記半導体基板の中央領域の周囲を囲む周辺領域の主面にこの周辺領域に沿って第2導電型の半導体領域が配置され、前記縦型MISFETのゲート電極にゲート配線を接続する第1コンタクト部、前記MISFETのソース領域に接続されるソース配線と同電位の配線を前記第2導電型の半導体領域に接続する第2コンタクト部の夫々が前記半導体基板の周辺領域に配置される半導体装置において、前記第1コンタクト部、第2コンタクト部の夫々が前記ゲート配線の延在方向に沿って交互に配置されることを特徴とする半導体装置。
FI (2件)：
H01L 29/78 321 W
, H01L 29/78 321 K
