特許

J-GLOBAL ID：200903039733021658

半導体装置及びその製造方法

発明者： 佐藤 進
出願人/特許権者： ソニー株式会社
代理人 (1件)： 角田 芳末 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-009001
公開番号（公開出願番号）：特開2003-218214
出願日： 2002年01月17日
公開日（公表日）： 2003年07月31日
要約：

【要約】 (修正有)【課題】 上部電極と電極配線を接続するためのドライエッチングによるコンタクト孔形成における容量絶縁膜の電気的特性劣化を防止することにより、高い信頼性を有する容量素子を備えた半導体装置及びその製造方法を提供する。【解決手段】 下部電極2と容量絶縁膜3と上部電極4とを備えた容量素子10を有し、上部電極4は多結晶構造を有して少なくとも2層以上の結晶粒形状の異なる導電膜4A,4B,4Cを積層した積層膜から構成されている半導体装置を構成する。また、基板1上に導電膜と誘電体膜を順次形成し、少なくとも2層以上の結晶粒形状の異なる導電膜4A,4B,4Cを順次成膜して積層膜を形成し、この積層膜をパターニングして上部電極4を形成し、誘電体膜と導電膜を順次パターニングして容量絶縁膜3及び下部電極2を形成して上記半導体装置を製造する。

請求項（抜粋）：

下部電極と、該下部電極の上に形成された容量絶縁膜と、該容量絶縁膜の上に形成された上部電極とを備えた容量素子を有する半導体装置であって、上記上部電極は、多結晶構造を有し、少なくとも2層以上の結晶粒形状の異なる導電膜を積層した積層膜から構成されていることを特徴とする半導体装置。

IPC (5件)：

H01L 21/822 ,  H01L 21/3205 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 27/108

FI (3件)：

H01L 27/04 C ,  H01L 27/10 621 Z ,  H01L 21/88 R

Fターム (50件)：

5F033HH08 ,  5F033HH18 ,  5F033HH19 ,  5F033HH20 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH35 ,  5F033KK08 ,  5F033KK18 ,  5F033KK19 ,  5F033KK20 ,  5F033KK21 ,  5F033KK32 ,  5F033KK33 ,  5F033KK35 ,  5F033LL08 ,  5F033MM05 ,  5F033MM08 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP11 ,  5F033PP15 ,  5F033PP19 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033VV10 ,  5F033VV16 ,  5F033WW02 ,  5F033XX01 ,  5F033XX28 ,  5F038AC05 ,  5F038AC15 ,  5F038EZ15 ,  5F038EZ20 ,  5F083AD21 ,  5F083AD51 ,  5F083GA21 ,  5F083GA27 ,  5F083JA06 ,  5F083JA33 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083PR40