特許
J-GLOBAL ID:200903039743942905
メモリ制御装置
発明者:
,
出願人/特許権者:
代理人 (4件):
宮田 正昭
, 山田 英治
, 佐々木 榮二
, 澤田 俊夫
公報種別:公開公報
出願番号(国際出願番号):特願2006-137601
公開番号(公開出願番号):特開2007-310549
出願日: 2006年05月17日
公開日(公表日): 2007年11月29日
要約:
【課題】DDR/DDR1/LPDDR SDRAMの動作クロックの切り替わりに応じてデータ・ストローブ信号DQSの位相を好適に調整する。【解決手段】メモリ・コントローラは、動作周波数レンジの異なる複数のDLLを備え、動作周波数毎にDLLを選択的に使用して動作周波数レンジを切り替えることによって、SDRAMの広い動作クロック範囲に対応する。また、DLLの他に1以上のDLも備え、DLを使用して位相調整を行なうモードと、DLLを使用して位相調整を行なうモードを有し、SDRAMを低速動作で使用するときには、DLLを使用せずにDLモードで動作させて、消費電力を削減する。【選択図】 図3
請求項(抜粋):
データ・ストローブ信号DQSのエッジ(変化点)と読み出しデータDQのエッジを一致させて出力するメモリ装置からのデータの読み出し動作を制御するメモリ制御装置であって、
動作周波数レンジの異なる複数の同期遅延ループ(DLL:Delay Lock Loop)を備え、いずれかの同期遅延ループを用いて前記メモリ装置から入力するデータ・ストローブ信号DQSの位相を調整する位相調整部と、
前記位相調整部内においてデータ・ストローブ信号DQSの位相調整に用いる同期遅延ループを、前記メモリ装置の動作周波数に応じて選択する選択部と、
前記位相調整部により位相が調整されたデータ・ストローブ信号DQSを用いて、前記メモリ装置から読み出されたデータ信号DQのサンプリングを行なうデータ・サンプリング部と、
を具備することを特徴とするメモリ制御装置。
IPC (5件):
G06F 12/00
, G11C 11/407
, G06F 1/04
, G06F 1/12
, H03K 5/14
FI (8件):
G06F12/00 564D
, G06F12/00 597C
, G06F12/00 597D
, G11C11/34 354C
, G11C11/34 362S
, G06F1/04 301C
, G06F1/04 340A
, H03K5/14
Fターム (25件):
5B060CC01
, 5B079BB10
, 5B079BC01
, 5B079BC03
, 5B079CC01
, 5B079CC14
, 5B079DD05
, 5B079DD08
, 5J001AA11
, 5J001BB00
, 5J001CC03
, 5J001DD00
, 5J001DD06
, 5J001DD08
, 5M024AA04
, 5M024AA14
, 5M024BB27
, 5M024DD83
, 5M024EE13
, 5M024GG01
, 5M024JJ03
, 5M024JJ04
, 5M024JJ38
, 5M024PP01
, 5M024PP10
引用特許:
出願人引用 (2件)
審査官引用 (6件)
-
半導体集積回路
公報種別:公開公報
出願番号:特願2003-310927
出願人:株式会社ルネサステクノロジ
-
クロック発生回路
公報種別:公開公報
出願番号:特願平10-184529
出願人:株式会社日立製作所
-
半導体装置
公報種別:公開公報
出願番号:特願平11-086851
出願人:富士通株式会社
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