特許

J-GLOBAL ID：200903039753757510

半導体集積回路

発明者： 塚 崎 拓 実 ,  衣 笠 昌 典
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-107690
公開番号（公開出願番号）：特開平10-303314
出願日： 1997年04月24日
公開日（公表日）： 1998年11月13日
要約：

【要約】【課題】 サージ電圧が印加された場合、入力回路への静電気の進入を確実に防止するためにはパターン面積の増大を免れなかった。【解決手段】 電源線L1、接地線L2に接続され、入力端子11から信号を与えられて信号の処理を行う入力回路12、入力端子11と電源線L1との間に接続され入力端子11に電源電圧方向のサージ電圧が入力されるとこの第1のサージ電圧による電荷を電源線L1にバイパスする入力保護回路21、入力端子11と接地線L2との間に接続され入力端子11に接地電圧方向の第2のサージ電圧が入力されるとこの第2のサージ電圧による電荷を接地線L2にバイパスする入力保護回路22、電源線L1と接地線L2との間に接続され、第1のサージ電圧による電荷を接地線L2にバイパスし、第2のサージ電圧による電荷を電源線L1にバイパスする電源間保護回路23及び24とを備え、入力回路12のトランジスタPT11又はNT11の拡散層に電荷が進入することを防止する。

請求項（抜粋）：

電源線及び接地線に接続され、入力端子から信号を与えられて前記信号の処理を行う入力回路と、前記入力端子と前記電源線との間に接続され、前記入力端子に電源電圧方向の第1のサージ電圧が入力されるとこの第1のサージ電圧による電荷を前記電源線にバイパスする電源側入力保護回路と、前記電源線と前記接地線との間に接続され、前記電源側入力保護回路により前記電源線にバイパスされた第1のサージ電圧による電荷を前記接地線にバイパスする電源間保護回路と、を備えることを特徴とする半導体集積回路。

IPC (5件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 19/0175

FI (3件)：

H01L 27/08 321 H ,  H01L 27/04 H ,  H03K 19/00 101 K