特許

J-GLOBAL ID：200903039759369334

EPROMおよびその製造方法

発明者： 佐藤 典章
出願人/特許権者： 富士通株式会社
代理人 (1件)： 青木 朗 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-338948
公開番号（公開出願番号）：特開平5-041526
出願日： 1991年12月20日
公開日（公表日）： 1993年02月19日
要約：

【要約】 (修正有)【目的】 寄生トランジスタの発生を招くことなくアイソレーション領域(フィールド絶縁層)の微細化を可能にするEPROMおよびその製造方法を提供することである。【構成】 半導体基板1と、デバイス形成領域18を画定するフィールド絶縁層2と、該デバイス形成領域の上に形成されたゲート絶縁層8と、該ゲート絶縁層および該フィールド絶縁層の上に形成されたフローティングゲート3と、該フィールド絶縁層の中央部にて該半導体基板内へ延びるトレンチ絶縁層21であって、該トレンチ絶縁層の一方の側面と該フローティングゲート3の端面とが一致する該トレンチ絶縁層21と、該フローティングゲートを覆う第1層間絶縁層4の上に形成されたコントロールゲート5と、全面に形成された第2層間絶縁層6と、最上層のビット線7と、を含んでなるEPROMによって達成される。

請求項（抜粋）：

半導体基板(1)と、前記半導体基板(1)のデバイス形成領域(18)を画定するフィールド絶縁層(2)と、前記デバイス形成領域(18)の上に形成されたゲート絶縁層(8)と、前記ゲート絶縁層(8)および前記フィールド絶縁層(2)の上に形成されたフローティングゲート(3)と、前記フィールド絶縁層(2)の中央部にて前記半導体基板(1)内へ延びるトレンチ絶縁層(21)であって、該トレンチ絶縁層の一方の側面と前記フローティングゲート(3)の端面とが一致する該トレンチ絶縁層(21)と、前記フローティングゲート(3)を覆うように形成された第1層間絶縁層(4)と、前記第1層間絶縁層(4)の上に形成されかつ前記フローティングゲート(3)に対応する位置にあるコントロールゲート(5)と、前記コントロールゲート(5)を含めて全面に形成された第2層間絶縁層(6)と、前記フローティングゲート(3)および前記コントロールゲート(5)を横断するように前記第2層間絶縁層(6)の上に形成されたビット線(7)と、を含んでなるEPROM。

IPC (4件)：

H01L 29/788 ,  H01L 29/792 ,  H01L 21/76 ,  H01L 21/316

FI (2件)：

H01L 29/78 371 ,  H01L 21/94 A