特許

J-GLOBAL ID：200903039780113196

トレンチ・ゲート型半導体デバイスの製造方法

発明者： エルビン、アー.ヒイゼン
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (6件)： 吉武 賢次 ,  玉真 正美 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公表公報
出願番号（国際出願番号）：特願2004-560130
公開番号（公開出願番号）：特表2006-510216
出願日： 2003年12月08日
公開日（公表日）： 2006年03月23日
要約：

トレンチ型MOSFETを作成する方法は、トレンチ底部に多孔性シリコン層を形成すること、および次いで多孔性シリコン層を酸化させてトレンチ底部にプラグを形成することを含む。これにより、トレンチ底部に厚い酸化物プラグが形成され、それによってゲートとドレインとの間の静電容量が低減される。

請求項（抜粋）：

トレンチ・ゲート型半導体デバイスの製造方法であって、 第1の主表面を有し、第1の導電型のドレイン領域、および前記ドレイン領域を覆う本体領域を有するシリコン・デバイス本体を提供する段階と、 前記第1の主表面から下方へ前記シリコン・デバイス内を延び、側壁および基部を有するトレンチを形成する段階と、 前記トレンチの前記基部のシリコンをエッチングして前記トレンチの前記基部に多孔性シリコンを形成する段階と、 前記トレンチの底部の前記多孔性シリコンを酸化させるために前記デバイスを熱酸化させて前記トレンチの前記基部にプラグを形成する段階と、 ゲートを形成するために前記トレンチ内に導電材料を堆積させる段階と を含む方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (3件)：

H01L29/78 653A ,  H01L29/78 652K ,  H01L29/78 658D