キャッシュメモリ制御回路

発明者：
出願人/特許権者：
代理人 (1件)：佐々木宗治 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-204920
公開番号（公開出願番号）：特開平8-069410
出願日： 1994年08月30日
公開日（公表日）： 1996年03月12日
要約：

【要約】【目的】ライトバック方式のキャッシュメモリを搭載したコンピュータシステムにおいて、DMAコントローラが主記憶に実際のアクセスを開始してからは、アクセス途中での中断が無く、先頭アドレスから最終アドレスまで連続的にアクセスの可能なキャッシュメモリ制御回路。【構成】 CPU1とキャッシュメモリ2とDMAコントローラ4とを含むコンピュータシステムのキャッシャメモリ制御回路において、CPU1がDMAコントローラ4へ起動命令を発行したことを検出するDMAコントローラ起動命令検出回路28と、該検出回路28からの検出信号に基づきキャッシュメモリ内のデータのうちのダーティデータを検索する検索手段(21,22,24,25)と、該検索手段により検索されたダーティデータをキャッシュメモリから主記憶へ書き戻す書戻し手段(21,23,25,26)とを備えたもの。

請求項（抜粋）：

少くともCPUとライトバック方式のキャッシュメモリとDMAコントローラとを含むコンピュータシステムのキャシュメモリ制御回路において、CPUがDMAコントローラへ起動命令を発行したことを検出するDMAコントローラ起動命令検出回路と、前記DMAコントローラ起動命令検出回路からの検出信号に基づきキュッシュメモリ内のデータのうちのダーティデータを検索する検索手段と、前記検索手段により検索されたダーティデータをキャッシュメモリから主記憶へ書戻す書戻し手段とを備えたことを特徴とするキャッシュメモリ制御回路。

前のページに戻る