特許

J-GLOBAL ID：200903039830921868

強誘電体メモリ装置

発明者： 大月 哲也 ,  小池 洋紀
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-263751
公開番号（公開出願番号）：特開平8-124377
出願日： 1994年10月27日
公開日（公表日）： 1996年05月17日
要約：

【要約】【目的】電源切断時や投入時にもメモリセルの記憶データが破壊されることなく安定した不揮発性記憶動作が保てるようにする。【構成】電源電位Vccが予め設定された電位Vjより低下すると第1のレベルとなる電源電位検知信号Vcdを出力する電源電位検知回路6を設ける。電源電位検知信号Vcdが第1のレベルのときには全ワード線WL1〜WLmを非選択レベルとして全メモリMC11〜MCnmのトランジスタTrをオフ状態とするキャパシタ電圧印加防止手段をワード線選択制御回路5内に設ける。

請求項（抜粋）：

スイッチング用のトランジスタ、及び一方の電極をこのトランジスタのソース,ドレインのうちの一方と接続し強誘電体材料で形成されたキャパシタをそれぞれ備え行方向,列方向に配置された複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルの各列それぞれと対応して設けられ対応する列の各メモリセルのトランジスタのソース,ドレインのうちの他方と接続してこれらメモリセルの書込み用のデータ及び読出しデータを伝達する複数のビット線と、前記複数のメモリセルの各行それぞれと対応して設けられ対応する行の各メモリセルのトランジスタのゲートと接続して選択レベルのときこれらトランジスタを導通状態とする複数のワード線と、前記複数のメモリセルそれぞれのキャパシタの他方の電極と接続するプレート線と、このプレート線に所定のタイミングでプレート線電位を印加するプレート線電位発生回路と、アドレス信号及び制御信号に従って前記複数のワード線のうち所定のワード線を所定のタイミングで選択レベルとするワード線選択制御回路とを有する強誘電体メモリ装置において、この強誘電体メモリ装置の電源電位が予め設定された電位より低下すると第1のレベルとなる電源電位検知信号を出力する電源電位検知回路と、前記電源電位検知信号が第1のレベルのときには前記複数のメモリセルそれぞれのキャパシタの一方及び他方の電極間に電圧が印加されるのを防止するキャパシタ電圧印加防止手段とを設けたことを特徴とする強誘電体メモリ装置。