特許
J-GLOBAL ID：200903039836242180
半導体メモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-008212
公開番号（公開出願番号）：特開平5-198161
出願日： 1992年01月21日
公開日（公表日）： 1993年08月06日
要約：
【要約】【目的】本発明は、従来のDRAMに近い方式をとりながら、リフレッシュが不要で、電源を切っても記憶情報が失われず、かつ消費電力も動作時、待機時ともに極めて小さな半導体メモリを提供するものである。【構成】強誘電体キャパシタの分極方向を記憶情報とする。ビット線を一定時間放電したとき、分極の向きに依存し実効的なメモリセル容量が異なるので、ビット線電位に差を生じる。これを検知して分極の向きを知る。読み出すメモリセルとワード線を共用する他のメモリセルにつながるビット線は、センスアンプと切り離しVcc/2のレベルに固定する。【効果】従来のDRAMとほとんど同じ構成でありながら、オンしたワード線につながるビット線について必ずしも読出し動作を行わなくても記憶情報は破壊されない。したがって、センスアンプ数を削減でき、かつ消費電力も小さくできる効果がある。
請求項（抜粋）：
複数のワード線と、該複数のワード線に交差して配置される複数のビット線と、該複数のビット線に共通に接続された共通ビット線と、上記複数のワード線と上記複数のビット線の交点に配置された複数の強誘電体メモリセルと、上記複数のビット線のうち2本を選択して上記共通ビット線に接続する選択手段と、上記複数の強誘電体メモリセルのうち上記2本の選択されたビット線と上記複数のワード線のうちの1本のワード線との少なくとも一方に配置された強誘電体メモリセルの記憶情報を上記共通ビット線を介して検知及び再書き込みするセンスアンプとを有する半導体メモリにおいて、上記少なくとも一方に配置された強誘電体メモリセルは、強誘電体をキャパシタの電極間に挟んだ強誘電体キャパシタと電荷転送用MOSトランジスタとからなり、上記少なくとも一方に配置された強誘電体メモリセルの情報は上記電荷転送用MOSトランジスタのソース・ドレインを介して対応するビット線に読み出され、上記複数のビット線のうち上記選択手段に選択されないビット線に接続された強誘電体メモリセルは再書き込みされないことを特徴とする半導体メモリ。
IPC (2件)：
G11C 11/401
, G11C 11/409
G11C 11/34 352 Z
, G11C 11/34 353 D
, G11C 11/34 353 F
