特許

J-GLOBAL ID：200903039843144917

ワード線選択駆動回路

発明者： 檜垣 直志
出願人/特許権者： 富士通株式会社
代理人 (1件)： 石川 泰男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-220319
公開番号（公開出願番号）：特開平7-073674
出願日： 1993年09月03日
公開日（公表日）： 1995年03月17日
要約：

【要約】【目的】 ワード線駆動能力を高レベルに維持しつつも、高速化と低消費電力化との双方の要求を共に満足するワード線選択駆動回路を提供する。【構成】 保持されたロウアドレスデータをクロックに同期して断続的に出力するようにアドレスバッファ回路を構成し、その後段の小振幅プリデコード信号ドライバ回路は、ロウアドレスデータの非出力期間に対応して出力端子を第1の電位にまで充電する一方、出力期間に対応してロウアドレスデータの該当ビット群が規定論理を示すことを検出して出力端子を第2の電位にまでチャージ若しくはディスチャージするように構成し、さらにその後段の小振幅プリデコード信号レシーバ回路は、小振幅プリデコード信号ドライバ回路の出力電位を第1の電位と第2の電位との間に設定された基準電位と比較して弁別2値化してTTL論理信号に変換する差動増幅回路で構成する。

請求項（抜粋）：

アドレスバスに送出されるロウアドレスデータ(A0〜A5)を保持するアドレスバッファ回路(400)と、前記アドレスバッファ回路(400)から出力されるロウアドレスデータの該当ビット群毎に設けられた小振幅プリデコード回路(510,520)と、前記各小振幅プリデコード回路の出力論理の総合結果に基いて該当ワード線を駆動するワード線ドライバ回路(600)とを有するワード線選択駆動回路であって、前記アドレスバッファ回路(400)は、保持されたロウアドレスデータをクロックに同期して断続的に出力するように構成され、前記小振幅プリデコード回路は(510,520)、小振幅プリデコード信号ドライバ回路(SDC)と小振幅プリデコード信号レシーバ回路(SRC)とから構成され、さらに前記小振幅プリデコード信号ドライバ回路(SDC)は、前記ロウアドレスデータの非出力期間に対応して出力端子を電源電位差内にある第1の電位にまで充電するプリチャージスイッチ(1,18)と、前記ロウアドレスデータの出力期間に対応して前記ロウアドレスデータの該当ビット群が規定論理を示すことを検出して前記出力端子を電源電位差内にある第2の電位にまでチャージ若しくはディスチャージさせる論理素子群(2,20)とを含み、かつ前記第1の電位と第2の電位との電位差は前記電源電位差よりも充分に小さく設定され、前記小振幅プリデコード信号レシーバ回路(SRC)は、前記小振幅プリデコード信号ドライバ回路(SDC)の出力電位を前記第1の電位と前記第2の電位との間に設定された基準電位と比較して弁別2値化し、その後段に設けられたワード線ドライバ回路(600)の入力論理レベルに適合したTTL論理信号に変換する差動増幅回路からなること、を特徴とするワード線選択駆動回路。