特許

J-GLOBAL ID：200903039849547800

遅延調整方法

発明者： 家入 雅文
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-194505
公開番号（公開出願番号）：特開2001-024174
出願日： 1999年07月08日
公開日（公表日）： 2001年01月26日
要約：

【要約】【課題】遅延値の微調整が可能であり、かつ配線後の配線データの変更を不要とする。【解決手段】前段論理回路セル2とラッチ回路21により駆動される後段論理回路セル3との中間に遅延調整用の容量C1を有する遅延調整用セル1を挿入し、ステップS3の自動配置配線後の配線遅延シミュレーション(ステップS5)により遅延調整に必要な遅延値である調整遅延値を算出し、この調整遅延値を容量C1の容量値に換算し(ステップS5)、容量C1形成のための上記容量値に対応する大きさの容量パターン14を遅延調整用セル1上に形成する(ステップS7)。

請求項（抜粋）：

出力回路としてラッチ回路を有する第1の論理回路と前記ラッチ回路により駆動される第2の論理回路とを含む複数段の論理回路から成り、前記ラッチ回路の負荷の一部を構成する遅延調整用の容量の容量値を調整することにより遅延値を調整するクロック信号パスの遅延調整方法において、前記第1の論理回路と前記ラッチ回路により駆動される第2の論理回路との中間に前記遅延調整用の容量素子を有する遅延調整用セルを挿入し、自動配置配線後の配線遅延シミュレーションにより遅延調整に必要な遅延値である調整遅延値を算出し、前記調整遅延値を前記容量値に換算し、この容量値に対応する大きさの前記容量素子形成のための容量パターンを前記遅延調整用セル上に形成することを特徴とする遅延調整方法。

IPC (6件)：

H01L 27/118 ,  G06F 17/50 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/00

FI (6件)：

H01L 21/82 M ,  H01L 29/00 ,  G06F 15/60 658 U ,  G06F 15/60 658 K ,  H01L 21/82 C ,  H01L 27/04 C

Fターム (24件)：

5B046AA08 ,  5B046BA04 ,  5B046JA04 ,  5F038AC04 ,  5F038AC05 ,  5F038CA04 ,  5F038CA17 ,  5F038CD06 ,  5F038EZ15 ,  5F038EZ20 ,  5F064AA03 ,  5F064AA04 ,  5F064BB19 ,  5F064CC23 ,  5F064DD02 ,  5F064DD14 ,  5F064DD25 ,  5F064EE02 ,  5F064EE43 ,  5F064EE47 ,  5F064EE54 ,  5F064GG03 ,  5F064HH06 ,  5F064HH09