特許

J-GLOBAL ID：200903039853805580

半導体装置および半導体装置の製造方法

発明者： 本間 運也
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平7-121754
公開番号（公開出願番号）：特開平8-316488
出願日： 1995年05月19日
公開日（公表日）： 1996年11月29日
要約：

【要約】【目的】十分に高い閾値電圧を得た上で、高駆動能力を得ることが可能なSOI構造のMOSトランジスタを提供する。【構成】各トランジスタ26,27は、チャネル領域25下の空乏層がシリコン酸化膜5に到達した完全空乏型トランジスタとなる。そして、チャネル領域25を形成するシリコン層1の膜厚は、溝21の深さから溝22の深さを差し引いた値と同じ0.1μmとなる。従って、各トランジスタ26,27の閾値電圧を動作上必要とされる0.5V以上にすることができる。また、各ソース・ドレイン領域23,24を形成するシリコン層1の膜厚は、溝21の深さと同じ0.3μmとなる。従って、各ソース・ドレイン領域23,24のシート抵抗を減少させることが可能になり、各トランジスタ26,27の駆動能力を向上させることができる。

請求項（抜粋）：

SOI構造を備えた半導体装置において、絶縁層上の半導体層の膜厚が少なくとも部分的に異なる半導体装置。

IPC (3件)：

H01L 29/786 ,  H01L 27/12 ,  H01L 21/336

FI (3件)：

H01L 29/78 618 D ,  H01L 27/12 B ,  H01L 29/78 627 D