整列情報をキャッシュするための装置および方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-530695
公開番号（公開出願番号）：特表2003-511789
出願日： 2000年05月09日
公開日（公表日）： 2003年03月25日
要約：

【要約】ラインプレディクタ(12)は、命令のための整列情報をキャッシュする。各フェッチアドレスに応答して、ラインプレディクタ(12)は、そのフェッチアドレスで始まる命令、およびその命令の後の1つ以上のさらなる命令のための整列情報を与える。整列情報は、たとえば、命令ポインタであってもよい。ラインプレディクタ(12)は、複数のエントリ(90、82)を有するメモリを含み得、各エントリは、最大で予め定義された最大数までの命令ポインタ(102、104、106、108)を記憶し、フェッチアドレス(92)は、命令ポインタの第1のものよって特定される命令に対応する。さらに、各エントリ(90、82)は、予測された命令ストリーム内の次の命令への命令ポインタを記憶する別のエントリへのリンクを含み得る。さらに、エントリ(90、82)は、次のエントリ(90、82)内の第1の命令に対応する次のフェッチアドレス(112)を記憶し得る。次のフェッチアドレス(112)は、対応する命令バイトをフェッチするために命令キャッシュ(14)に与えられ得る。

請求項（抜粋）：

フェッチアドレスを受取るよう結合される命令キャッシュ(14)と、前記フェッチアドレスを受取るよう結合されるラインプレディクタ(12)とを含み、前記ラインプレディクタ(12)は、複数個のエントリを含む第1のメモリ(72)を含み、各エントリは、複数個の命令ポインタ(102、104、106、108)を記憶し、前記ラインプレディクタ(12)は、前記複数個のエントリの第1のエントリを選択するよう構成され、前記第1のエントリは前記フェッチアドレスに対応し、前記第1のエントリ内の第1の複数個の命令ポインタ(102、104、106、108)の各々は、有効であれば、前記フェッチアドレスに応答して前記命令キャッシュ(14)の最大で2つのキャッシュラインからフェッチされる複数個の命令バイト内の命令を直接位置付ける、プロセッサ(10)。

IPC (5件)：

G06F 9/38 310 , G06F 9/38 , G06F 9/38 330 , G06F 9/38 370 , G06F 9/32 350

FI (5件)：

G06F 9/38 310 A , G06F 9/38 310 H , G06F 9/38 330 F , G06F 9/38 370 X , G06F 9/32 350 A

Fターム (14件)：

5B013AA01 , 5B013AA07 , 5B013AA16 , 5B013BB01 , 5B013BB12 , 5B013BB14 , 5B013DD00 , 5B013DD04 , 5B033AA01 , 5B033AA14 , 5B033CA19 , 5B033DB06 , 5B033DB08 , 5B033DC08

前のページに戻る