特許

J-GLOBAL ID：200903039896124926

走査回路および画像表示装置

発明者： 酒井 保 ,  加藤 憲一 ,  久保田 靖
出願人/特許権者： シャープ株式会社
代理人 (1件)： 原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願平7-301763
公開番号（公開出願番号）：特開平9-146489
出願日： 1995年11月20日
公開日（公表日）： 1997年06月06日
要約：

【要約】【課題】 アドレス信号の繰り上がり時における出力信号の位相ずれを防止し、さらには、簡単な回路構成で低周波数動作による低消費電力化を実現する。【解決手段】 ビット信号BS1 〜BS3 を供給するアドレス線AL1 〜AL3(AL)と、ビット信号BS1 〜BS3 を反転したビット信号IBS1 〜IBS3 を供給するアドレス線IAL1 〜IAL3 (IAL)を設ける。ビット信号BS1 〜BS3 からなるアドレス信号が繰り上がるときに、3入力のAND回路AG1 〜AG8 (AG)に入力されるアドレス信号が1ビットのみ切り替わるように、アドレス線AL・IALにAND回路AGを接続する。また、各アドレス信号の最下位ビット(BS1 )の周波数をドット周波数の1/4に設定するとともに、最上位ビット(BS3 )とこれの1つ下位のビット(BS2 )とが同じ周波数となり、かつ位相が90°異なるように設定する。

請求項（抜粋）：

ビット信号を供給するm本のアドレス線と、上記アドレス線からのビット信号を各ビットとして構成されるmビットのアドレス信号に論理演算を施すことによりL(L≦2m )個の走査信号を順次出力するデコーダとを備えた走査回路において、アドレス信号が繰り上がるときにアドレス信号が1ビットのみ切り替わるようにアドレス信号の各ビットと上記アドレス線および上記デコーダの接続とが関係付けられていることを特徴とする走査回路。

IPC (3件)：

G09G 3/20 ,  G02F 1/133 550 ,  G09G 3/36

FI (3件)：

G09G 3/20 R ,  G02F 1/133 550 ,  G09G 3/36

引用特許：

審査官引用 (1件)

• 表示制御方法、装置、その製造方法及び画像表示装置
  公報種別：公開公報   出願番号：特願平7-148799   出願人：富士通株式会社