特許

J-GLOBAL ID：200903039898854867

半導体集積回路装置およびその製造方法

発明者： 坂井 健志 ,  堀田 勝彦 ,  鈴木 範夫
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-353326
公開番号（公開出願番号）：特開2002-158279
出願日： 2000年11月20日
公開日（公表日）： 2002年05月31日
要約：

【要約】【課題】 リセスの発生を低減し、素子形成領域上に形成されるMISFETのキンク現象の発生を防止でき、リーク電流を低減することができる技術を提供する。【解決手段】 半導体基板の素子形成領域上に、窒化シリコン膜102を形成し、前記半導体基板の素子分離領域をエッチングすることによって素子分離用の溝104を形成した後、この溝内を含む窒化シリコン膜102上に窒化シリコン膜106aおよび酸化シリコン膜106bを順次形成し、窒化シリコン膜106aおよび酸化シリコン膜106bを窒化シリコン膜102の表面が露出するまで研磨する。その結果、酸化シリコン膜106bの下層にはエッチング速度の小さい窒化シリコン膜102が存在するため、リセスの発生を低減することができる。さらに、素子形成領域上にMISFETを形成する場合、キンク現象の発生を防止でき、リーク電流を低減することができる。

請求項（抜粋）：

(a)半導体基板の素子形成領域上に、マスク膜を形成する工程と、(b)前記マスク膜をマスクに、前記半導体基板の素子分離領域をエッチングすることによって、前記半導体基板の素子分離領域に溝を形成する工程と、(c)前記溝内を含むマスク膜上に第1の絶縁膜および第2の絶縁膜を順次形成する工程であって、前記第2の絶縁膜よりエッチングレートが遅い第1の絶縁膜と第2の絶縁膜を形成する工程と、(d)前記第1および第2の絶縁膜を前記マスク膜表面が露出するまで平坦化する工程と、を有することを特徴とする半導体集積回路装置の製造方法。

IPC (3件)：

H01L 21/76 ,  H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 21/76 L ,  H01L 27/10 621 C ,  H01L 27/10 681 D

Fターム (33件)：

5F032AA32 ,  5F032AA39 ,  5F032AA44 ,  5F032AA45 ,  5F032AA46 ,  5F032AA70 ,  5F032AA76 ,  5F032CA14 ,  5F032CA17 ,  5F032DA02 ,  5F032DA04 ,  5F032DA21 ,  5F032DA24 ,  5F032DA33 ,  5F032DA53 ,  5F032DA78 ,  5F083AD24 ,  5F083GA06 ,  5F083JA06 ,  5F083JA32 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083KA01 ,  5F083KA05 ,  5F083MA06 ,  5F083MA17 ,  5F083NA01 ,  5F083PR03 ,  5F083PR12 ,  5F083PR21 ,  5F083PR36 ,  5F083PR40