特許
J-GLOBAL ID：200903039920445437
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-232730
公開番号（公開出願番号）：特開平8-096574
出願日： 1994年09月28日
公開日（公表日）： 1996年04月12日
要約：
【要約】【目的】CASレーテンシが2の動作モードにおけるスピードグレードが制限されないシンクロナスDRAMを提供する。【構成】この半導体記憶装置は、CASレーテンシが2の動作モードにおいて、パイプライン第1段目34のバーストカウンタ2の制御信号としてクロック信号を、パイプライン第2段目35のカラムスイッチラッチ部4の制御信号としてモード信号によりハイレベルに固定したOR11出力を、パイプライン第3段目36の出力データラッチ回路8の制御信号としてモード信号の反転信号およびクロック信号のAND15出力とクロック信号が遅延回路13により所定の時間遅延されこの遅延された信号およびモード信号のAND14とのOR16出力を、それぞれ供給するように構成する。
請求項（抜粋）：
あらかじめ定められた所定の周期を有する第1のクロック信号に同期して外部アドレス信号をラッチするとともに内部アドレス信号を生成するバーストカウンタと、前記内部アドレス信号をデコードするカラムデコーダと、内部から供給されるモード信号が活性状態のときは前記第1のクロック信号の供給が遮断されてデータスルー状態になり非活性状態のときは前記第1のクロック信号に同期して前記カラムデコーダ出力をラッチするカラムスイッチラッチ部と、このカラムスイッチラッチ部の出力で指定されるメモリデータをリード命令により読み出し前記第1のクロック信号に同期してラッチする出力データラッチ回路とを有し、前記モード信号が非活性状態のときは前記バーストカウンタのラッチタイミングからN(Nは2以上の整数)クロック後の前記第1のクロック信号に同期して前記内部アドレス信号が指定する前記データを読み出すとともに前記出力データラッチ回路から出力する第1の動作モードと、前記第1のクロック信号に代えてこの信号よりも周期の長い第2のクロック信号が供給され、かつ前記前記モード信号が活性状態のときは前記バーストカウンタのラッチタイミングからN-1クロック後の前記第2のクロック信号に同期して前記内部アドレス信号が指定する前記データを読み出すとともに前記出力データラッチ回路から出力する第2の動作モードとを有する半導体記憶装置において;前記モード信号が活性状態のときは、前記第2のクロック信号が遅延回路により所定の時間遅延され、この遅延された信号に同期して前記出力データラッチ回路が前記データを出力するデータ出力手段を備えたことを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/401
, G11C 11/413
G11C 11/34 362 C
, G11C 11/34 J
