特許

J-GLOBAL ID：200903039927929227

低消費電力キャッシュメモリ装置

発明者： 徳永 雄一
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 溝井 章司 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-360582
公開番号（公開出願番号）：特開2003-162448
出願日： 2001年11月27日
公開日（公表日）： 2003年06月06日
要約：

【要約】【課題】 セットアソシアティブ形式のキャッシュメモリにおけるメモリ分割数を最小限に抑え、キャッシュラインサイズが大きい場合でも不活性読み出しを行う。【解決手段】 複数のウェイ21,22,31,32を持ち、キャッシュヒットした場合は、キャッシュ制御回路1は、連続アクセスであるとして上記複数のウェイから比較51,52により後続アドレスを考慮して該当するアドレス側のウェイからデータを選択するキャッシュメモリにおいて、ウェイでの記憶・読み出し区分としてのバンクメモリを、先行バンクメモリ311,321を小さく、後続バンクメモリ312,322を大きくし、かつ後続バンクメモリの情報をラッチするラッチ回路を設けて、キャッシュ制御回路は、連続アドレスで読み出しウェイに変更がない場合は後続バンクメモリのラッチ回路の情報を読み出すようにした。

請求項（抜粋）：

複数のウェイを持ち、キャッシュヒットした場合は、キャッシュ制御回路は、連続アクセスであるとして上記複数のウェイから比較により後続アドレスを考慮して該当するアドレス側のウェイからデータを選択するキャッシュメモリにおいて、上記ウェイでの記憶・読み出し区分としてのバンクメモリを、先行バンクメモリを小さく、後続バンクメモリを大きくし、かつ後続バンクメモリの情報をラッチするラッチ回路を設けて、上記キャッシュ制御回路は、連続アドレスで読み出しウェイに変更がない場合は上記後続バンクメモリのラッチ回路の情報を読み出すようにしたことを特徴とする低消費電力キャッシュメモリ装置。

IPC (4件)：

G06F 12/08 579 ,  G06F 12/08 507 ,  G06F 12/08 ,  G06F 12/08 511

FI (4件)：

G06F 12/08 579 ,  G06F 12/08 507 J ,  G06F 12/08 507 Z ,  G06F 12/08 511 E

Fターム (5件)：

5B005JJ21 ,  5B005MM01 ,  5B005NN66 ,  5B005TT02 ,  5B005UU42