特許
J-GLOBAL ID：200903039930356521
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-074204
公開番号（公開出願番号）：特開平9-022600
出願日： 1996年03月28日
公開日（公表日）： 1997年01月21日
要約：
【要約】【課題】 耐ノイズ性と高速性能を向上させた半導体記憶装置を提供する。【解決手段】 第1,第2のメモリブロック1a,1bはそれぞれ複数本ずつのローカルビット線とワード線の各交差部にメモリセルが配置され、互いに反転パターンのデータが書き込まれる。第1のメモリブロック1a側の基準端子は接地VSSに接続され、第2のメモリブロック1b側の基準端子は電源VDDに接続される。ロウデコーダ3とカラムデコーダ4およびカラムセレクタ5a,5bにより第1、第2のメモリブロック1a,1b内の相対応するメモリセルが同時に選択されて出力ビット線に転送され、それらのコンプリメンタル動作による出力ビット線の電位変化を差動型センスアンプ6で読み出す。
請求項（抜粋）：
複数本のローカルビット線と、このローカルビット線と交差して配設された複数本のワード線と、これらのワード線と前記ローカルビット線の各交差部に配置されてそれぞれ所定のデータが書き込まれ、前記ワード線により選択的に駆動される複数のメモリセルとを備え、前記各メモリセルの基準端子が第1の基準電位に設定されている第1のメモリブロックと、前記第1のメモリブロックと対称パターンをなして複数本ずつのローカルビット線とワード線、および複数のメモリセルがレイアウトされ、各メモリセルは前記第1のメモリブロック内の対応する番地のメモリセルとは逆データが書き込まれ、かつ基準端子が前記第1の基準電位と異なる第2の基準電位に設定された第2のメモリブロックと、前記第1、第2のメモリブロック内の相対応する番地のメモリセルを同時に選択し、この選択された二つのメモリセルの出力端子をそれぞれ選択されたローカルビット線を介して一つの出力ビット線に接続する選択手段と、この選択手段により選択された二つのメモリセルが前記第1,第2の基準電位の間に直列接続されて一方がオン、他方がオフとなるコンプリメンタル動作を行うことによる前記出力ビット線の電位変化を検出する差動型センス手段とを有することを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 17/00 306 B
, G11C 17/00 520 A
